邻近于硅化物而结晶的与介电反熔丝串联的p-i-n二极管及其形成方法

专利名称：邻近于硅化物而结晶的与介电反熔丝串联的p-i-n二极管及其形成方法
邻近于硅化物而结晶的与介电反熔丝串联的
P小N 二极管及其形成方法
相关申请案交叉参者
此申请案主张2006年11月15日申请的标题为"邻近于硅化物而结晶的与介电 反熔丝串联的P-1-N 二极管(P-I-N Diode Crystallized Adjacent to a Silicide in Series with a Dielectric Antifuse)"的美国专利申请案第11/560,289号以及2006年11月15日申 请的标题为"用于制作邻近于硅化物而结晶的与介电反熔丝串联的P-I-N 二极管的方 法(Method for Making a P-I-N Diode Crystallized Adjacent to a Silicide in Series with a Dielectric Antifuse,)"的美国专利申请案第11/560,283号的优先权，所述申请案的每 一者均出于所有目的以全文引用的方式并入本文中。
背景技术：
本发明涉及包括电串联地形成于导体之间的二极管及介电破裂反熔丝的非易失 性存储器单元。 一般来说，其有利于将编程此存储器单元所需的电压降到最低。

发明内容
本发明由以上权利要求书界定，且此段落中任何内容均不应视为对那些权利要求 的限制。 一般来说，本发明针对非易失性存储器单元，其包括由高介电常数反熔丝材 料形成的介电破裂反熔丝及由低电阻率半导体材料形成的半导体二极管。
本发明的第一方面提供一种用于形成及编程非易失性存储器单元的方法，所述方 法包含形成相连式p-i-n 二极管，所述相连式p-i-n二极管包含沉积的半导体材料； 形成与所述沉积的半导体材料接触的硅化物、硅化物-锗化物、或锗化物层；使与所述 硅化物、硅化物-锗化物、或锗化物层接触的所述沉积的半导体材料结晶；形成具有大 于8的介电常数的介电材料层；及使所述介电材料层的一部分经受介电击穿，其中所 述存储器单元包含所述相连式p-i-n 二极管及所述介电材料层。
本发明的另一方面提供一种第一存储器层级，所述第一存储器层级包含在衬底 上方形成的多个第一大致平行大致共面的导体；在所述第一导体上方形成的多个第二 大致平行大致共面的导体；包含半导体材料的多个垂直定向的相连式p-i-n 二极管，所 述半导体材料邻近于硅化物、硅化物-锗化物、或锗化物层而结晶；由具有大于约8的 介电常数的介电材料形成的多个介电破裂反熔丝，其中所述相连式p-i-n 二极管的每一 者安置于所述第一导体中的一者与所述第二导体中的一者之间，且其中所述介电破裂反熔丝的每一者安置于所述第一导体中的一者与所述相连式p-i-n 二极管中的一者之 间或所述第二导体中的一者与所述相连式p-i-n 二极管中的一者之间；及多个存储器单 元，每一存储器单元包含所述相连式p-i-n 二极管中的一者及所述介电破裂反熔丝中的 一者。
本发明的优选实施例提供一种形成于衬底上方的单片三维存储器阵列，所述单片 三维存储器阵列包含a)单片地形成于所述衬底上方的第一存储器层级，所述第一存 储器层级包含i)沿第一方向延伸的多个第一大致平行大致共面的导体；ii)沿不同于所 述第一方向的第二方向延伸的多个第二大致平行大致共面的导体，所述第二导体在所 述第一导体上方；iii)由沉积的半导体材料形成的多个垂直定向的相连式p-i-n 二极管，
所述半导体材料邻近于硅化物、硅化物-锗化物、或锗化物层而结晶，每一二极管垂直 安置于所述第一导体中的一者与所述第二导体中的一者之间；iv)由具有大于8的介电 常数的介电材料形成的多个介电破裂反熔丝；及V)多个存储器单元，每一存储器单元 包含串联布置的所述二极管中的一者及所述介电破裂反熔丝中的一者；及b)单片地形 成于所述第一存储器层级上方的第二存储器层级。
本发明的再一方面提供一种装置，所述装置包含包含半导体材料的相连式p-i-n 二极管；与所述相连式p-i-n 二极管的半导体材料接触的硅化物或硅化物-锗化物层； 及包含介电材料的介电破裂反熔丝，所述介电材料具有8或更大的介电常数，其中所 述相连式p-i-n 二极管及所述介电破裂反熔丝电串联地布置于第一导体与第二导体之 间。
本发明的又一方面提供一种用于形成及编程非易失性存储器单元的方法，所述方 法包含形成相连式p-i-n 二极管，所述相连式p-i-n 二极管包含沉积的半导体材料； 形成与所述沉积的半导体材料接触的硅化物、硅化物-锗化物、或锗化物层；使与所述 硅化物、硅化物-锗化物、或锗化物层接触的所述沉积的半导体材料结晶；形成具有大 于8的介电常数的介电材料层；及使所述介电材料层的一部分经受介电击穿，其中所 述存储器单元包含所述相连式p-i-n 二极管及所述介电材料层。
本发明的额外方面提供一种用于在衬底上方单片地形成第一存储器层级的方法， 所述方法包含在所述衬底上方形成多个第一大致平行大致共面的导体，所述第一导 体沿第一方向延伸；在所述第一导体上方形成多个垂直定向的相连式p-i-n 二极管，所 述相连式p-i-n 二极管包含与硅化物、硅化物-锗化物、或锗化物层接触而结晶的半导 体材料；形成多个第二大致平行大致共面的导体，所述第二导体在所述相连式p-i-n 二 极管上方，所述第二导体沿不同于所述第一方向的第二方向延伸，每一相连式p-i-n 二 极管垂直安置于所述第一导体中的一者与所述第二导体中的一者之间；及形成多个介 电破裂反熔丝，每一介电破裂反熔丝安置于所述相连式p-i-n 二极管中的一者与所述第 一导体中的一者之间或所述相连式p-i-n 二极管中的一者与所述第二导体中的一者之 间，其中所述介电破裂反熔丝包含介电材料，所述介电材料具有大于约8的介电常数。
本发明的优选实施例提供一种用于在衬底上方形成单片三维存储器阵列的方法，所述方法包含a)在所述衬底上方单片地形成第一存储器层级，所述第一存储器层级 通过包含以下步骤的方法形成i)形成沿第一方向延伸的多个第一大致平行大致共面 的导体；ii)形成沿不同于所述第一方向的第二方向延伸的多个第二大致平行大致共面 的导体，所述第二导体在所述第一导体上方；iii)形成由沉积的半导体材料形成的多个 垂直定向的相连式p-i-n 二极管，所述沉积的半导体材料与硅化物、硅化物-锗化物、 或锗化物层接触而结晶，每一二极管垂直布置于所述第一导体中的一者与所述第二导
体中的一者之间；W)形成由具有大于8的介电常数的介电材料形成的多个介电破裂反
熔丝；及V)形成多个存储器单元，每一存储器单元包含串联布置的所述二极管中的一 者及所述介电破裂反熔丝中的一者；及b)在所述第一存储器层级上方单片地形成第二 存储器层级。
本文中描述的本发明的各方面及实施例的每一者可单独地使用或者可彼此组合 地使用。
现在，将参照附图描述这些优选的方面及实施例。


图1是美国专利第6,952,030号的存储器单元的透视图。 图2是包含若干存储器单元的存储器层级的透视图。
图3是电路图，其显示用于编程选定单元S同时避免无意中编程交叉点阵列中的
半选定单元H和F及未选单元U的偏置方案。
图4是电路图，其显示交叉点阵列中在减小的编程电压下选定单元S、半选定单
元H和F及未选单元U上的电压。
图5是根据本发明的优选实施例形成的存储器单元的截面图。
图6是根据本发明的替代实施例形成的存储器单元的截面图。
图7是根据本发明另一替代实施例形成的存储器单元的截面图。
图8a-8c是显示在形成根据本发明的优选实施例形成的单片三维存储器阵列的第
一存储器层级中的各阶段的截面图。
具体实施例方式
图1显示赫尔内(Herner)等人的美国专利第6,952,030号"高密度三维存储器单 元(High-density three-dimensional memory cell)"中描述的存储器单元的实施例，后 文中将此专利称为'030专利。在此非易失性存储器单元中，柱300 (包含二极管302 及介电破裂反熔丝118)电串联地布置于顶部导体400与底部导体200之间。在此存 储器单元的初始状态中，当在顶部导体400与底部导体200之间施加读取电压时，极 小的电流在所述顶部导体400与所述底部导体200之间流动。持久地施加相对大的编 程电流改变图1的存储器单元，使得在编程之后，在同一读取电压下更多电流流动。同一所施加读取电压下的此电流差允许将经编程单元与未编程单元区分开；例如，将 数据"0"与数据"1"区分开。
如在赫尔内等人于2004年9月29日申请的美国专利申请案第10/955,549号"不 包括具有高及低阻抗状态的介电反熔丝的非易失性存储器单元(Nonvolatile Memory Cell Without a Dielectric Antifuse Having High- and Low-Impedance States)"且后文中 将此专利申请案称为'549申请案中，且在赫尔内等人于2005年6月8日申请的美国专 利申请案第11/148,530号"在多晶半导体材料中以升序操作的非易失性存储器单元 (Nonvolatile Memory Cell Operating by Increasing Order in Polycrystalline Semiconductor Material,)"且后文中将此专利申请案称为'530申请案中(所述两个申 请案由本发明的受让人拥有且以引用的方式并入本文中)的详细描述，二极管302由 在初始未编程装置中处于相对高电阻率状态的半导体材料形成。在二极管302上施加 编程电压将半导体材料从高电阻率状态改变为较低电阻率状态。
在类似图1中所示单元的单元中，编程电压必须执行两种任务。所述编程电压必 须将二极管302的半导体材料从高电阻率状态转换为低电阻率状态，且还必须致使介 电破裂反熔丝118的介电材料经历介电击穿，在介电击穿期间永久地形成穿过介电破 裂反熔丝118的至少一个传导路径。
图2显示布置于包含多个存储器单元的交叉点阵列中的类似图1的那些单元的单 元的第一存储器层级的一部分。每一存储器单元包含安置于顶部导体400中的一者与 底部导体200中的一者之间的柱300(其包含图1中所示的二极管302及反熔丝118)。 顶部导体400在底部导体200上方且沿不同方向(优选地，垂直于底部导体200)延 伸。两个、三个或更多个此类存储器层级可彼此上下垂直堆叠，以形成单片三维存储 器阵列。
图3图解说明可用于编程类似图2中所示交叉点存储器阵列的交叉点存储器阵列 中的存储器单元的偏置方案。假设选定单元S将经受10伏的编程电压(此处供应的电 压仅为实例)。将选定位线B0设定为10伏且将选定字线W0设定为0伏，从而跨越选 定单元S置放10伏。为避免无意中编程单元F (其与选定单元S共享位线BO)，将 未选字线W1设定为9伏；因此单元F仅经受1伏，此低于二极管的接通电压。类似 地，将未选位线B1设定为1伏；因此单元H (其与选定单元S共享字线WO)仅经受 l伏。未选单元U (其不与选定单元S共享字线或位线)经受-8伏。注意，在此简化 图中，显示仅一个未选位线B1及仅一个未选字线W1。现实中，将存在许多未选字线 及未选位线。具有N个位线及M个字线的阵列将包括N-l个F单元、M-l个H单元 以及极大数量(N-1"(M-1)的U单元。
所述U单元的每一者中的二极管在电压低于所述二极管的击穿电压时处在反向 偏置下，从而使流过此单元的电流降到最低。(二极管不对称地传导电流，从而在一个 方向上比在另一方向上更容易地传导电流。)然而，将不可避免地存在一些反向泄露电 流，且由于大数量的U单元，因此编程选定单元期间的反向泄露电流可浪费显著量的电力。在编程选定单元S期间，已编程的H单元及F单元上的正向电流尽管小但还是
类似地浪费电力。高编程电压本身通常难以产生。出于所有这些原因，需要使编程此 交叉点存储器阵列中的选定存储器单元所需的电脉冲的量值降到最低。
特征大小是可通过光刻工艺形成的最小特征。注意，对于水平定向的装置(例如， 晶体管)， 一般来说，随着特征大小降低，操作所述装置所需的电压也降低。然而， 在图1的存储器单元中，由于存储器单元的垂直定向，因此一般来说变换二极管的半 导体材料及使反熔丝破裂所需的电脉冲的量值不随着特征大小降低。
在'510申请案中，将介电破裂反熔丝与由半导体材料(例如，硅)形成的半导体 二极管配成对，其中所述二极管的半导体材料处于其形成时的低电阻率状态，且无需 转换。
'030专利及'549申请案的二极管是通过以下步骤形成的沉积半导体材料，例如 处在无定形状态的硅，接着执行热退火以使硅结晶，形成多晶硅(polycrystalline silicon) 或多晶硅(poty^/co" 二极管。如'530申请案中所述，当沉积的无定形硅唯独与所述 沉积的无定形硅与之具有高晶格失配的材料(例如，二氧化硅及氮化钛)接触而结晶 时，多晶硅形成有高数量的晶体缺陷，从而致使其成为高电阻率。通过此高缺陷多晶 硅施加编程脉冲显而易见地改变所述多晶硅，致使其成为较低电阻率。
然而，已发现当沉积的无定形硅与适当的硅化物(例如，硅化钛或硅化钴)层接 触而结晶时，所得的经结晶硅的质量高得多，缺陷更少，且具有低得多的电阻率。硅 化钛或硅化钴的晶格间距非常接近于硅的晶格间距，且据信无定形硅与适当的硅化物 层接触而以有利的定向结晶时，所述硅化物为硅的晶体生长提供模板，从而使缺陷的 形成降到最低。不同于仅邻近于高缺陷硅与之具有高晶格失配的材料结晶的高缺陷硅， 施加大电脉冲不会可观地改变与硅化物层接触而结晶的此低缺陷、低电阻率硅的电阻 率。
通过将介电破裂反熔丝与此低缺陷、低电阻率二极管配成对，可形成编程电压仅 需足以使介电破裂反熔丝破裂的存储器单元；二极管由在其初始状态己经是低电阻率 且无需遭受高电阻率到低电阻率转换的半导体材料形成。
在'510申请案的实施例中，将低缺陷二极管与由常规介电材料(二氧化硅)形成 的介电破裂反熔丝配成对。此装置中的介电破裂反熔丝必须足够厚以实现可靠绝缘， 因此需要相对大的编程电压。可通过减小二氧化硅反熔丝的厚度来减小此编程电压。 然而，当二氧化硅反熔丝变得较薄时，所述反熔丝变得更容易有缺陷，此将允许不想 要的泄露电流。
所述二氧化硅层(其充当反熔丝)通常是热生长的。可通过使反熔丝在较高温度 (例如，1000摄氏度)下生长来改善反熔丝的质量，并降低缺陷。然而，高温具有其 它缺点，导致掺杂剂在二极管中且在形成于存储器层级下面的CMOS控制电路中不想 要的扩散，从而损坏且可能毁坏所述装置。
材料具有特性介电常数k。材料的介电常数描述其作为绝缘体的行为。好的绝缘体(例如，以常规方式形成的二氧化硅)具有3.9的低介电常数。真空被定义为具有l 的最低可能介电常数。许多材料(例如，包括Hf02及Al2Cb)被视为电介质，但具有
的介电常数高于二氧化硅的介电常数。
充当介电破裂反熔丝的较高-k材料(例如，Hf02或Al203)层可厚于在质量上差
别不大同时具有相同电行为的较低-k材料(例如，二氧化硅)层。
麦克珀森(McPherson)等人在2002正DM学报第633-636页的"建议的介电击 穿与介电常数之间的通用关系(Proposed universal relationship between dielectric breakdown and dielectric constant,)"中演示了具有较高介电常数k的材料在比较低介 电常数材料低的电场下遭受介电击穿。出于早期已描述的原因，需要减小存储器阵列 中的编程电压。在本发明中，将由邻近于硅化物而结晶的低缺陷沉积半导体材料形成 的二极管与由具有大于约8的介电常数k的高-k材料形成的介电破裂反熔丝配成对。 术语"沉积的半导体材料"是指已沉积的半导体材料(例如，硅、锗、或硅-锗合金)， 且排除其上方可构造所述装置的单晶晶片衬底。编程单元所需的电压仅是通过使反熔 丝经受介电击穿而使所述反熔丝破裂所需的电压。形成高-k材料的反熔丝是用于在以 低泄漏电流进行编程之前在编程之后维持高可靠性的反熔丝的同时减小编程电压。
注意，已对高-k介电材料进行了研究以供在晶体管的闸极氧化物中使用，因为高 -k介电材料可比闸极氧化物(g卩，二氧化硅)制作得更薄同时具有相同或更好的电容。 然而，这些闸极氧化物在晶体管中起到不同于此处所述反熔丝的作用。并不打算使这 些闸极氧化物在所述装置的寿命中的任一点时经历介电击穿。
在优选实施例中，使用原子层沉积(ALD)来形成高-k材料的介电破裂反熔丝。ALD 技术最近取得的进步己允许形成极薄且质量极高的高-k材料层，例如，50、 30、 20、 或10埃或更少。此极薄层具有如此高的质量而使得泄漏电流在可接受的低程度，且此 薄层需要较低的击穿电压。
麦克珀森等人描述较高-k电介质具有以下额外优点所述高-k电介质往往展现比 较低-k电介质(例如，二氧化硅)更均匀的击穿行为。当存储器阵列的介电破裂反熔 丝跨越宽范围的编程电压而破裂时，所述编程电压必须足够高以使反熔丝在分布的高 端破裂，即使较低电压将满足阵列中的多数存储器单元。较紧密的分布允许进一步降 低编程电压。
许多高-k电介质可通过各种沉积工艺(包括ALD)在相对低的温度下形成。 一般 来说，减小处理温度对制作复杂半导体装置总是有利的，因为此可使掺杂剂扩散、剥 落等降到最低。
二极管不对称地传导电流，从而在正向偏置下比在反向偏置下更容易传导。反向 泄漏电流，即在反向偏置下流动的电流是不需要的。反向泄漏电流随着二极管上减小 的负电压而超线性地减小。例如，如在本发明中，在具有由低电阻率半导体材料形成 的0.15微米特征大小的二极管中，当二极管在-7伏下时，反向泄漏电流为-7.5 x 10—11 安。当电压为-5.5伏时，反向泄漏电流大致减小到-3.0xl0—u安。在-4.5伏电压下，反向泄漏电流减小到1.6x 10-n安。在图2中所描绘的交叉点阵列中，恢复编程选定单元 S所需的较低电压会跨越未选单元U产生较低负电压，例如，翻到图4，假设选定单 元S上的编程电压仅需为5.4伏。在跨越选定单元S为5.4伏的情况下，选定位线B0 上的电压为5伏，选定字线W0处在0伏。如果未选位线Bl设定为1伏且未选字线 Wl设定为4.4伏，那么单元H和F两者均经受1伏。未选单元U经受-3.4伏，此显 著地低于图3的实例中的-8伏。
在迄今所描述的单片存储器阵列中， 一般来说优选地使用硅来形成二极管。锗具 有比硅小的带隙，且己发现由硅及锗的合金形成的二极管具有比纯硅二极管高的反向 泄漏电流。泄漏电流随着锗的份数而增加。在交叉点存储器阵列中，由于未选单元U 仅处在-3.4伏，因此泄漏电流将明显较低，从而减轻此缺点。如在赫尔内等人于2005 年5月9日申请的美国专利申请案11/125,606 "在低温下制作的包含半导体二极管的 高密度非易失性存储器阵列(High-Density Nonvolatile Memory Array Fabricated at Low Temperature Comprising Semiconductor Diodes，)"中所描述，此申请案由本发明的受 让人拥有且以引用的方式并入本文中并在后文中称为'606申请案，以常规方法沉积硅 且使其结晶所需的温度通常不与铝及铜金属化(其不可容忍高温)兼容。如此申请案 中所述，使用具有充足高锗含量的硅-锗二极管可使总的制作温度降低，从而允许使用 这些低电阻率金属，改善装置性能。
图5显示根据本发明的优选实施例形成的存储器单元。底部导体200包括优选地 为氮化钛的粘附层104及优选地为钨的传导层106。由高-k介电材料形成的介电破裂 反熔丝118形成于底部导体200上方。例如为氮化钛的阻挡层110介于介电破裂反熔 丝118与垂直定向的相连式p-i-n二极管302之间。在一些实施例中，可省略层110。 柱300包括阻挡层110及二极管302。硅化物层122 (优选地为硅化钴或硅化钛)是顶 部导体400的一部分，顶部导体400进一步包括例如氮化钛层404及钨层406的传导 层。(如将看到，硅化物仅形成在硅化物形成金属与二极管302的硅接触之处；层122 的画有交叉阴影线的部分是未反应的金属，而非硅化物。)顶部导体400 (其显示为 与下伏柱300稍微不对准)优选地为轨道形状，以延伸出图页的截面形式显示。供在 反熔丝118中使用的优选材料包括Hf02、 A1203、 Zr02、 Ti02、 La203、 Ta205、 Ru02、 ZrSiOx、 AlSiOx、 HfSiOx、 HfA10x、 HfSiON、 ZrSiA10x、 HfSiA10x、 HfSiAlON、及 ZrSiAlON。 二极管302的硅优选地以无定形形式沉积，且接着使其结晶。在一些实施 例中，使二极管302结晶，接着剥离硅化物122以使最终装置中不存在硅化物可是优 选的。可存在若干额外层(未显示)，例如，阻挡层及粘附层；另一选择是，在一些 实施例中可省略所包括的一些阻挡层。
图6显示替代实施例。底部导体200如同图5的实施例中那样形成。柱300包括 阻挡层110(优选地为氮化钛)、相连式p-i-n 二极管302、硅化物层122、传导阻挡层 123、高-k介电材料形成的介电破裂反熔丝118及传导阻挡层125。顶部导体400包括 传导粘附层404 (优选地为氮化钛)及传导层406 (例如，钨)。
13图7显示另一替代实施例。底部导体200如同图5及6的实施例中那样形成。柱 300包括阻挡层110(优选地为氮化钛)及相连式p-i-n二极管302。短柱304 (以不同的 蚀刻步骤从柱300蚀刻而成)包括硅化物层122及传导阻挡层123。顶部导体400包 括传导粘附层402 (优选地为氮化钛)及传导层406 (例如，钩)。高-k介电材料形 成的介电破裂反熔丝118介于顶部导体400与传导阻挡层123之间。介电破裂反熔丝 118可以是连续的毯覆物，或可与顶部导体400 —起图案化，如图所示。可设想出类 似地包括相连式p-i-n 二极管及高-k介电破裂反熔丝的许多其它替代实施例。
这些实施例的每一者均是包含以下各项的半导体装置由沉积的半导体材料形成 的相连式p-i-n 二极管，其中所述半导体材料已邻近于硅化物、锗化物、或硅化物-锗 化物层而结晶；及与所述二极管电串联布置的介电破裂反熔丝，所述介电破裂反熔丝 包含具有大于8的介电常数的介电材料。在每一实施例中，垂直定向的二极管均安置 于底部导体与顶部导体之间，介电破裂反熔丝均安置于二极管与顶部导体之间或二极 管与底部导体之间。在这些实例中，无论顶部导体还是底部导体均不包含硅层。
术语"相连式p-i-n 二极管"描述由半导体材料形成的在一端具有重掺杂p-型半 导体材料且在另一端具有重掺杂n-型半导体材料的二极管，在p-型区与n-型区之间具 有本征或轻掺杂的半导体材料，但没有介于p-型区与n-型区之间在其破裂之前足以防 止多数电流流动的介电破裂反熔丝。p-i-n二极管优选地供在大存储器阵列中使用，因 为此二极管可使反向偏置下的泄漏电流降到最低。
在这些单元中的任一者中，在编程之前，反熔丝118是完整无缺的且阻止电流流 动。在编程期间，当在顶部导体400与底部导体200之间供应编程电压时，介电破裂 反熔丝的一部分经历介电击穿，,从而在相连式p-i-n 二极管302与顶部导体400之间或 在相连式p-i-n二极管302与底部导体200之间形成穿过介电破裂反熔丝118的传导路 径。
在本发明的实施例中，优选地可将由高-k介电材料形成的介电破裂反熔丝安置于 两个金属或金属性层(例如，氮化钛或传导金属硅化物)之间。这些传导层帮助跨越 反熔丝建立电容，从而允许反熔丝比在反熔丝安置于半导体层之间或半导体层与金属 或金属性层之间的情况下更容易地破裂。
将提供形成根据本发明的优选实施例形成的单片三维存储器阵列的详细实例。出 于完整目的，将提供特定工艺条件、尺寸、方法及材料。然而，应了解，此类细节并 不打算成为限制性的，且可修改、省略或扩大这些细节中的许多细节，而结果仍属于 本发明的范围之内。例如，来自'030专利，'549、 '530及'510申请案的一些细节可以是 有用的。为避免使本发明变得模糊，本发明并未将来自所述专利及这些申请案的所有 细节都包括在内，但将了解并不打算排除相关的教示。 实例
翻到图8a，存储器的形成开始于衬底100。此衬底100可以是此项技术中己知的
任何半传导衬底，例如，单晶硅、iv-iv化合物(例如，硅-锗、或硅-锗-碳)、ni-v化合物、II-VII化合物、此类衬底上的外延层、或任何其它半传导材料。所述衬底可 包括制造于其中的集成电路。
在衬底100上方形成绝缘层102。绝缘层102可以是氧化硅、氮化硅、Si-C-O-H 膜，或任一其它合适的绝缘材料。
在衬底100及绝缘体102上方形成第一导体200。绝缘层102与传导层106之间 可包括粘附层104以帮助将传导层106粘附到绝缘层102。如果上覆传导层106为钨， 那么优选地使用氮化钛作为粘附层104。传导层106可包含此项技术中已知的任何传 导材料，例如，钨或其它材料，包括钜、钛、铜、钴或其合金。
一旦沉积了将形成导体轨道的所有层，那么将使用任何适合的掩蔽及蚀刻工艺来 图案化及蚀刻所述层，以形成如图8a中以截面形式所示的大致平行大致共面的导体 200。导体200延伸出图页。在一个实施例中，沉积并通过光刻图案化光致抗蚀剂，且 蚀刻所述层，并接着使用标准工艺技术来移除所述光致抗蚀剂。
接下来，在导体轨道200上及其之间沉积介电材料108。介电材料108可以是任 何已知的电绝缘材料，例如氧化硅、氮化硅或氧氮化硅。在优选实施例中，将通过高 密度等离子方法沉积的二氧化硅用作介电材料108。
最后，移除导体轨道200顶部上的过量介电材料108，暴露由介电材料108分离 的导体轨道200的顶部，并留下大致平面表面。所得结构显示于图8a中。可通过此项 技术中己知的任何工艺(例如，化学机械平面化(CMP)或回蚀)来执行此电介质过 填充物的移除以形成平面表面。在替代实施例中，导体200可改为通过镶嵌方法来形 成。
翻到图8b，接下来形成具有大于约8的介电常数k的高-k介电材料的薄层118。 (为简明起见，从图8b及随后配置中省略衬底100，但将假定其存在。)此材料的介电 常数k的值优选地在8与50之间，最优选地在约8与约25之间。此层优选地在约10 与约200埃之间，例如，在约20与约100埃之间。层118的优选材料包括Hf02、 A1203、 Zr02、 Ti02、 La203、 Ta205、 Ru02、 ZrSiOx、 AlSiOx、 HfSiOx、 HfA10x、 HfSiON、 ZrSiA10x、 HfSiA10x、 HfSiA10N、及ZrSiA10N。在一些实施例中，可混合这些材料中的两种或 两种以上材料。最优选的材料包括Hf02 (其具有约25的介电常数)或A1203 (其具有 约9的介电常数)。在优选实施例中，层118通过ALD形成，以形成极高质量的膜。 优选地，高质量膜是致密的(尽可能接近其理论密度)；具有几乎没有针孔的完整覆 盖；具有低密度的电缺陷。 一般来说，使在膜质量上差别不大具有较高介电常数的材 料厚于具有较低介电常数的材料将是优选的。例如，通过ALD形成的Al203膜优选地 具有在约5与约80埃之间，优选地约30埃的厚度，而通过ALD形成的HfOj莫优选 地具有在约5与约100埃之间，优选地约40埃的厚度。层118将充当介电破裂反熔丝。 在一些实施例中，在沉积层118之前沉积传导阻挡层(未显示)可以是优选的。此阻挡 层(例如，约100埃的氮化钛)将提供均匀表面，在所述均匀表面上沉积高-k介电破 裂反熔丝层118，此可改善所述高-k介电破裂反熔丝层的均匀性。阻挡层111沉积于层118上。所述阻挡层可以是具有任何适当的厚度(例如，50 到200埃，优选地100埃)的任何适当的传导阻挡材料，例如，氮化钛。在一些实施 例中，可省略阻挡层lll。
接下来，沉积将被图案化成若干柱的半导体材料。所述半导体材料可以是硅、锗、 硅-锗合金或其它适合的半导体或半导体合金。为简明起见，此说明将半导体材料称为 硅，但应了解，所属领域的技术人员可改为选择这些其它适合材料中的任何材料。
可通过此项技术中已知的任何沉积及掺杂方法来形成底部重掺杂区112。可沉积 硅且接着对其掺杂，但优选地通过在沉积硅期间使提供n型掺杂剂原子(例如磷)的 供体气体流动来原位掺杂所述硅。重掺杂区112优选地在约100与约800埃厚之间。
接着，可通过此项技术中已知的任何方法形成本征区114。区114可以是硅、锗 或者硅或锗的任何合金且具有在约1100与约3300埃之间，优选地约2000埃的厚度。 重掺杂区112及本征区114的硅在沉积时优选地为无定形的。
刚刚沉积的半导体区114及112连同下伏阻挡层111、高-k介电层118及阻挡层 110将被图案化及蚀刻以形成柱300。柱300应具有与下方的导体200约相同的间距和 约相同的宽度，以使每一柱300都形成在导体200的顶部上。可容忍一些不对准。
可使用任一适合的掩蔽及蚀刻工艺来形成柱.300。例如，可沉积、使用标准光刻 技术图案化及蚀刻光致抗蚀剂，接着移除所述光致抗蚀剂。另一选择是，可在半导体 层堆叠顶部上形成某种其它材料(例如，二氧化硅)的硬掩模，其上面具有底部抗反 射涂层(BARC)，接着图案化并蚀刻所述硬掩模。类似地，可将介电抗反射涂层(DARC) 用作硬掩模。
在陈(Chen)于2003年12月5日申请的美国申请案第10/728436号"具有使用 交替相移的内部非印刷窗口的光掩模特征(hotomask Features with Interior Nonprinting Window Using Alternating Phase Shifting)"或陈(Chen)于2004年4月1日申请的美 国申请案第10/815312号"具有无铬非印刷相移窗口的光掩模特征(hotomask Features with Chromeless Nonprinting Phase Shifting Window)"中(所述两个申请案由本发明 的受让人拥有并以引用的方式并入本文中)描述的光刻技术可有利地用于执行在根据 本发明形成存储器阵列中使用的任何光刻步骤。
在半导体柱300上及其之间沉积介电材料108，以填充所述半导体柱之间的间隙。 介电材料108可以是任何已知的电绝缘材料，例如氧化硅、氮化硅或氧氮化硅。在优 选实施例中，使用二氧化硅作为绝缘材料。
接下来，移除柱300顶部上的介电材料，暴露由介电材料108分离的柱300的顶 部，并留下大致平面表面。可通过此项技术中已知的任何工艺(例如，CMP或回蚀) 来执行电介质过填充物的此移除。在CMP或回蚀之后，执行离子植入，以形成重掺 杂p-型顶部区116。所述p-型掺杂剂优选地为浅植入的硼，其中植入能量例如为2keV， 且剂量约为3x，10/cm。此植入步骤完成二极管302的形成。所得结构显示于图8b中。 在刚刚形成的二极管中，底部重掺杂区112为n-型而顶部重掺杂区116为p-型；明显地，可反转二极管的极性。
总之，通过在第一导体200上方沉积半导体层堆叠；在单个图案化步骤中以柱300 的形式图案化并蚀刻所述半导体层堆叠来形成柱300。在完成装置之后，将相连式p-i-n 二极管安置于所述柱内。
翻到图8c，在清理已形成在柱300顶部上的任何原生氧化物之后，沉积一层120 硅化物形成金属，例如、钛、钴、铬、钽、铂、镍、铌或钯。层120优选地为钛或钴； 如果层120为钛，那么其厚度优选地在约10与约100埃之间，最优选地约20埃。层 120的后面是氮化钛层404。两个层120及404优选地在约20与约100埃之间，最优 选地约50埃。接下来，沉积一层406传导材料，例如，钨。将层406、 404及120图 案化并蚀刻为若干轨道形状的顶部导体400，所述顶部导体400优选地沿垂直于底部 导体200的方向延伸。
接下来，在导体400上及其之间沉积介电材料(未显示)。所述介电材料可以是任 何已知的电绝缘材料，例如，氧化硅、氮化硅或氧氮化硅。在优选实施例中，将氧化 硅用作此介电材料。
已描述了第一存储器层级的形成。可在此第一存储器层级上方形成若干额外的存 储器层级以形成单片三维存储器阵列。刚刚描述的阵列仅是一个实例；且可以其它方 式变化，例如，包括图6及7中所示的存储器单元的任一者。
参照图10c，注意硅化物形成金属的层120与顶部重掺杂区116的硅接触。在随 后升温步骤期间，层120的金属将与重掺杂区116的硅的某一部分反应，以形成硅化 物层(未显示)。此硅化物层在低于使硅结晶所需的温度下形成，且因此将在区112、 114 及116在很大程度上仍为无定形时形成。如果将硅-锗合金用于顶部重掺杂区116，那 么可形成例如硅化钴-锗化钴或硅化钛-锗化钛的硅化物-锗化物层。
优选地，在已形成所有存储器层级之后，执行单个结晶退火以使二极管302例如 在750摄氏度下保持约60秒而结晶，虽然可在形成每一存储器层级时对其进行退火。 所得二极管通常将是多晶的。由于这些二极管的半导体材料是与所述半导体材料与之 具有良好晶格匹配的硅化物或硅化物-锗化物层接触而结晶，因此二极管302的半导体 材料将是低缺陷及低电阻率的。
如果将Hf02用于介电破裂反熔丝118，那么应留意将处理温度保持在Hf02的结 晶温度以下，所述结晶温度可以是约700到约800摄氏度。完整无缺的晶体Hf02反熔 丝层具有比无定形Hf02层高得多的泄露。
在一些实施例中，可在存储器层级之间共享导体，即，顶部导体400将充当下一 存储器层级的底部导体。在其它实施例中，在图8c的第一存储器层级上方形成层级间 电介质(未显示)，其表面经平面化，且由于第二存储器层级的构造在此经平面化的 层级间电介质上开始，因此不具有共享的导体。
本发明允许减小编程电压。在'030专利的实施例中，足以编程阵列中的几乎所有 (例如，99%以上)的单元的编程电压包括跨越将要编程的单元至少为8伏的脉冲。在
17本发明的实施例中，类似刚刚描述的阵列，可减小编程电压。例如，可以小于约8伏
(且在一些实施例中，以小于6伏或小于4.0伏)的编程脉冲来编程阵列中的几乎所
有单元。
在一些实施例中，在二极管处于反向偏置中时施加编程脉冲可是优选的。此可具
有以下优点减小或消除跨越阵列中的未选单元的泄露；如在库玛(Kumar)等人于 2006年7月28日申请的美国专利申请案第11/496,986号"使用包含具有可修整电阻 的可切换半导体存储器元件的存储器单元的方法(Method For Using A Memory Cell
所述，所述专利申请案由本发明的受让人拥有且以引用的方式并入本文中。
单片三维存储器阵列是一种其中多个存储器层级形成于单个衬底(例如，晶片) 上方而无中间衬底的存储器阵列。形成一个存储器层级的若干层直接沉积或生长于现 有的一或多个层级的若干层上。相反，如在利迪(Leedy)的美国专利第5,915,167号 "三维结构存储器(Three dimensional structure memory)"中，已通过在单独衬底上 形成若干存储器层级并使所述存储器层级彼此上下黏附在一起而构造出若干堆叠式存 储器。可在接合之前使所述衬底变薄或将其自存储器层级移除，但由于存储器层级最 初形成于单独衬底上，因此此类存储器并非真正的单片三维存储器阵列。
形成于衬底上方的单片三维存储器阵列至少包括第一存储器层级，其形成于所 述衬底上方的第一高度处；及第二存储器层级，其形成于与所述第一高度不同的第二 高度处。在此多层级阵列中，可在衬底上方形成三个、四个、八个或任何实际数目的 存储器层级。
瑞迪根(Radigan)等人于2006年5月31日申请的美国专利申请案第11/444,936 号"用以在沟槽蚀刻期间保护经图案化特征的传导硬掩模(Conductive Hard Mask to Protect Patterned Features During Trench Etch，)"中描述了用于形成其中使用镶嵌构造 形成导体的类似阵列的替代方法，所述专利申请案受让与本发明的受让人且借此以引 用的方式并入本文中。可改为使用瑞迪根等人的方法来形成根据本发明的阵列。
本文已描述了详细的制作方法，但还可使用形成相同结构的任何其它方法而结果 仍属于本发明的范围。
以上详细说明仅描述了本发明可采取的许多形式中的几种形式。出于此原因，此 详细说明打算作为说明性而非限定性说明。本发明的范围将仅由以上权利要求(包括 所有等效的权利要求)来界定。
权利要求
1、一种半导体装置，其包含由沉积的半导体材料形成的相连式p-i-n二极管，其中所述半导体材料已邻近于硅化物、锗化物、硅化物-锗化物层而结晶；及与所述二极管电串联布置的介电破裂反熔丝，所述介电破裂反熔丝包含具有大于8的介电常数的介电材料。
2、 如权利要求l所述的半导体装置，其中所述半导体材料是多晶的。
3、 如权利要求1所述的半导体装置，其中所述介电材料选自由Hf02、Al203、Zr02、 Ti02、 La203、 Ta205、 Ru02、 ZrSiOx、 AlSiOx、 HfSiOx、 HfA10x、 HfSiON、 ZrSiA10x、 HfSiA10x、 HfSiA10N、及ZrSiA10N组成的群组。
4、 如权利要求3所述的半导体装置，其中所述介电材料是Hf02或Al203。
5、 如权利要求1所述的半导体装置，其中所述硅化物、硅化物-锗化物、或锗化 物层是a)硅化钛、硅化钛-锗化钛、或锗化钛，或者b)硅化钴、硅化钴-锗化钴、或锗 化钴。
6、 如权利要求1所述的半导体装置，其中所述半导体材料包含硅、锗、及/或硅-锗合金。
7、 如权利要求6所述的半导体装置，其中所述相连式p-i-n二极管垂直定向且安 置于所述相连式p-i-n 二极管下方的底部导体与所述相连式p-i-n 二极管上方的顶部导 体之间，且所述介电破裂反熔丝安置于所述相连式p-i-n 二极管与所述顶部导体之间或 所述相连式p-i-n 二极管与所述底部导体之间。
8、 如权利要求7所述的半导体装置，其中所述顶部导体或所述底部导体不包含 硅层。
9、 如权利要求7所述的半导体装置，其中所述硅化物、硅化物-锗化物、或锗化 物层在所述相连式p-i-n 二极管上方且所述介电破裂反熔丝在所述相连式p-i-n 二极管 下方。
10、 如权利要求7所述的半导体装置，其中所述介电破裂反熔丝约为50埃厚或 更少。
11、 如权利要求10所述的半导体装置，其中所述介电破裂反熔丝约为20埃厚或 更少。
12、 如权利要求10所述的半导体装置，其中所述介电破裂反熔丝是通过原子层 沉积形成的。
13、 如权利要求10所述的半导体装置，其中所述介电破裂反熔丝的一部分已经 历介电击穿，从而在所述相连式p-i-n 二极管与所述顶部导体之间或在所述相连式p-i-n 二极管与所述底部导体之间形成穿过所述介电破裂反熔丝的传导路径。
14、 如权利要求6所述的半导体装置，其中所述底部导体、所述相连式p-i-n 二 极管及所述顶部导体均形成在半导体衬底上方。
15、 如权利要求6所述的半导体装置，其中所述相连式p-i-n 二极管呈柱形式。
16、 如权利要求l所述的半导体装置，其中所述硅化物、硅化物-锗化物、或锗化 物层不存在于完成的装置中。
17、 一种第一存储器层级，其包含 形成于衬底上方的多个第一大致平行大致共面的导体； 形成于所述第一导体上方的多个第二大致平行大致共面的导体； 包含半导体材料的多个垂直定向的相连式p-i-n 二极管，所述半导体材料邻近于硅化物、硅化物-锗化物、或锗化物层而结晶；由具有大于约8的介电常数的介电材料形成的多个介电破裂反熔丝， 其中所述相连式p-i-n 二极管的每一者安置于所述第一导体中的一者与所述第二导体中的一者之间，且其中所述介电破裂反熔丝的每一者安置于所述第一导体中的一者与所述相连式 p-i-n 二极管中的一者之间或所述第二导体中的一者与所述相连式p-i-n 二极管中的一 者之间；及多个存储器单元，每一存储器单元包含所述相连式P-i-n 二极管中的一者及所 述介电破裂反熔丝中的一者。
18、 如权利要求17所述的第一存储器层级，其中所述介电材料选自由Hf02、Al203、 Zr02、 Ti02、 La203、 Ta205、 Ru02、 ZrSiOx、 AlSiOx、 HfSiOx、 HfA10x、 HfS認、ZrSiA10x、 HfSiA10x、 HfSiA10N、及ZrSiAlON组成的群组。
19、 如权利要求17所述的第一存储器层级，其中所述半导体材料包含硅、锗、 及/或硅-锗合金。
20、 如权利要求17所述的第一存储器层级，其中所述介电破裂反熔丝安置于所 述相连式p-i-n 二极管下方。
21、 如权利要求17所述的第一存储器层级，其中所述介电破裂反熔丝安置于所 述相连式p-i-n 二极管下方且所述硅化物、硅化物-锗化物、或锗化物层安置于所述相 连式p-i-n 二极管上方。
22、 如权利要求17所述的第一存储器层级，其中至少第二存储器层级单片地形 成于所述第一存储器层级上方。
23、 一种形成于衬底上方的单片三维存储器阵列，其包含a)单片地形成于所述衬底上方的第一存储器层级，所述第一存储器层级包含i) 沿第一方向延伸的多个第一大致平行大致共面的导体；ii) 沿不同于所述第一方向的第二方向延伸的多个第二大致平行大致共面的 导体，所述第二导体在所述第一导体上方；iii) 由沉积的半导体材料形成的多个垂直定向的相连式p-i-n 二极管，所述半导体材料邻近于硅化物、硅化物-锗化物、或锗化物层而结晶，每一二极管垂直安置于所述第一导体中的一者与所述第二导体中的一者之间；iv)由具有大于8的介电常数的介电材料形成的多个介电破裂反熔丝；及V)多个存储器单元，每一存储器单元包含串联布置的所述二极管中的一者及所述介电破裂反熔丝中的一者；及 b)单片地形成于所述第一存储器层级上方的第二存储器层级。
24、 如权利要求23所述的单片三维存储器阵列，其中所述介电材料选自由Hf02、 A1203、 Zr02、 Ti02、 La203、 Ta205、 Ru02、 ZrSiOx、 AlSiOx、 HfSiOx、 HfA10x、 HfS認、 ZrSiA10x、 HfSiA10x、 HfSiA10N、及ZrSiA10N组成的群组。
25、 一种用于形成及编程非易失性存储器单元的方法，所述方法包含 形成相连式p-i-n 二极管，所述相连式p-i-n 二极管包含沉积的半导体材料； 形成与所述沉积的半导体材料接触的硅化物、硅化物-锗化物、或锗化物层； 使与所述硅化物、硅化物-锗化物、或锗化物层接触的所述沉积的半导体材料结晶； 形成具有大于8的介电常数的介电材料层；及使所述介电材料层的一部分经受介电击穿，其中所述存储器单元包含所述相连式p-i-n 二极管及所述介电材料层。
26、 如权利要求25所述的方法，其中通过原子层沉积来沉积所述介电材料层。
27、 如权利要求25所述的方法，其中所述介电材料层为50埃厚或更少。
28、 如权利要求27所述的方法，其中所述介电材料层为20埃厚或更少。
29、 如权利要求25所述的方法，其中从由Hf02、 A1203、 Zr02、 Ti02、 La203、 Ta205、 Ru02、 ZrSiOx、 AlSiOx、 HfSiOx、 HfA10x、 HfSiON、 ZrSiA10x、 HfSiA10x、 HfSiA10N、及ZrSiAlON组成的群组中选择所述介电材料。
30、 如权利要求29所述的方法，其中所述介电材料为Hf02或Al203。
31、 如权利要求25所述的方法，其中所述沉积的半导体材料包含硅、锗、或硅-锗合金。
32、 如权利要求25所述的方法，其中所述硅化物、硅化物-锗化物、或锗化物是 a)硅化钛、硅化钛-锗化钛、或锗化钛，或b)硅化钴、硅化钴-锗化钴、或锗化钴。
33、 如权利要求25所述的方法，其中将所述相连式p-i-n二极管安置于第一导体 与第二导体之间，且其中将所述介电材料层安置于a)所述相连式p-i-n 二极管与所述第 一导体之间或b)所述相连式p-i-n 二极管与所述第二导体之间。
34、 如权利要求33所述的方法，其中通过在所述第一导体与所述第二导体之间 施加编程电压来实现所述使所述介电层的所述部分经受介电击穿的步骤。
35、 如权利要求34所述的方法，其中所述编程电压不超过约8伏。
36、 如权利要求33所述的方法，其中将所述相连式p-i-n二极管垂直定向，并垂 直安置于所述第一导体之间及所述第二导体之间，且其中所述第二导体在所述第一导 体上方。
37、 如权利要求36所述的方法，其中所述形成所述相连式p-i-n二极管的步骤包含形成所述第一导体；在所述形成所述第一导体的步骤之后，在所述第一导体上方沉积半导体层堆叠； 在单个图案化步骤中以柱的形式图案化及蚀刻所述半导体层堆叠；及在所述图案化及蚀刻所述半导体层堆叠的步骤之后，在所述柱上方形成所述第二 导体，其中在所述装置完成之后，将所述相连式p-i-n 二极管安置于所述柱内。
38、 如权利要求25所述的方法，其中在所述使所述介电材料层的所述部分经受 介电击穿的步骤期间编程所述存储器单元。
39、 如权利要求25所述的方法，其中所述半导体材料是多晶的。
40、 一种用于在衬底上方单片地形成第一存储器层级的方法，所述方法包含 在所述衬底上方形成多个第一大致平行大致共面的导体，所述第一导体沿第一方向延伸；在所述第一导体上方形成多个垂直定向的相连式p-i-n 二极管，所述相连式p-i-n 二极管包含与硅化物、硅化物-锗化物、或锗化物层接触而结晶的半导体材料；形成多个第二大致平行大致共面的导体，所述第二导体在所述相连式p-i-n 二极 管上方，所述第二导体沿不同于所述第一方向的第二方向延伸，每一相连式p-i-n二极 管垂直安置于所述第一导体中的一者与所述第二导体中的一者之间；及形成多个介电破裂反熔丝，每一介电破裂反熔丝安置于所述相连式P-i-n 二极管 中的一者与所述第一导体中的一者之间或所述相连式p-i-n 二极管中的一者与所述第二导体中的一者之间，其中所述介电破裂反熔丝包含介电材料，所述介电材料具有大于约8的介电常数。
41、 如权利要求40所述的方法，其中从由Hf02、 A1203、 Zr02、 Ti02、 La203、 Ta205、 Ru02、 ZrSiOx、 AlSiOx、 HfSiOx、 HfA10x、 HfS腿、ZrSiA10x、 HfSiA10x、 HfSiA10N、及ZrSiA10N组成的群组中选择所述介电材料。
42、 如权利要求40所述的方法，其中所述半导体材料包含硅、锗、及/或硅-锗合金。
43、 如权利要求40所述的方法，其中a)将所述介电破裂反熔丝安置于所述二极 管下方且将所述硅化物、硅化物-锗化物、或锗化物层安置于所述二极管上方。
44、 如权利要求40所述的方法，其中所述衬底包含单晶硅。
45、 如权利要求40所述的方法，其中在所述第一存储器层级上方单片地形成至 少第二存储器层级。
46、 一种用于在衬底上方形成单片三维存储器阵列的方法，所述方法包含a) 在所述衬底上方单片地形成第一存储器层级，所述第一存储器层级通过包含 以下步骤的方法形成i) 形成沿第一方向延伸的多个第一大致平行大致共面的导体；ii) 形成沿不同于所述第一方向的第二方向延伸的多个第二大致平行大致 共面的导体，所述第二导体在所述第一导体上方；iii) 形成由沉积的半导体材料形成的多个垂直定向的相连式p-i-n 二极管， 所述沉积的半导体材料与硅化物、硅化物-锗化物、或锗化物层接触而结晶，每一 二极管垂直安置于所述第一导体中的一者与所述第二导体中的一者之间；iv) 形成由具有大于8的介电常数的介电材料形成的多个介电破裂反熔丝；及V)形成多个存储器单元，每一存储器单元包含串联布置的所述二极管中的 一者及所述介电破裂反熔丝中的一者；及b)在所述第一存储器层级上方单片地形成第二存储器层级。
47、如权利要求46所述的方法，其中从由Hf02、 A1203、 Zr02、 Ti02、 La203、Ta205、 Ru02、 ZrSiOx、 AlSiOx、 HfSiOx、 HfA10x、 HfSiON、 ZrSiA10x、 HfSiA10x、HfSiA10N、及ZrSiA10N组成的群组中选择所述介电材料。
全文摘要
本发明描述一种用于形成具有减小的编程电压的非易失性一次性可编程存储器单元的方法。将相连式p-i-n二极管与介电破裂反熔丝配成对，所述介电破裂反熔丝由具有大于约8的介电常数的高介电常数材料形成。在优选实施例中，通过原子层沉积形成所述高介电常数材料。所述二极管优选地由与硅化物接触而结晶的沉积的低缺陷半导体材料形成。可在晶片衬底上方的经堆叠存储器层级中形成此类单元的单片三维存储器阵列。
文档编号H01L27/102GK101553925SQ200780042606
公开日2009年10月7日 申请日期2007年11月13日 优先权日2006年11月15日
发明者S·布拉德·赫纳 申请人:桑迪士克3D公司