具有精细隐埋绝缘层的soi衬底的制作方法

专利名称：具有精细隐埋绝缘层的soi衬底的制作方法
技术领域：
本发明涉及通过对两片由选自半导体材料的材料制成的衬底进行直 接晶片键合从而制造衬底的方法，由此获得的最终结构特别用于电子、 光学、光伏或光电子学领域的用途。
更确切地说，该最终结构是一种绝缘体上半导体(SeOI)，更具体而 言是一种SOI (绝缘体上硅)衬底，其特征在于具有特别薄(小于50nm) 的隐埋绝缘体。在所述薄绝缘体应当是氧化物的情况下，所述衬底是所 谓的UTBOX (超薄隐埋氧化物)型。该最终结构如下获得，即，将所谓 的"供体"衬底直接晶片键合到所谓的"受体"衬底，然后将所述供体 衬底减薄以将一般为薄层的材料从所述供体衬底转移至所述受体衬底。
背景技术：
直接晶片键合是在不使用粘合剂(糊料、胶等)的情况下使具有完 美平整表面的两片衬底得以直接相互粘合在一起的技术。该类型的键合 是在SOI和SeOI结构的制造中常用的技术步骤。
有三种通过直接键合制造SeOI或SOI结构的基本方法SMART CUTTM、 BSOI (和BESOI)以及ELTRAN⑧。对各方法中涉及的步骤的 描述可参见文献 "Silicon wafer bonding technology for VLSI and MEMS applications" (S.S. Lyer和A J. Auberton-Herv6 ， IEE (2002))。
根据这些不同方法通过直接晶片键合获得的SOI衬底包括隐埋绝缘 层。因此，为了在一片或多片的原始硅衬底上形成二氧化硅(Si02)绝缘
层，可进行热处理以实现在所述衬底表面的硅的湿式或干式热氧化。作
为另外一种选择，也可以使用常规沉积技术，诸如CVD(化学气相沉积)、 LPCVD (低压化学气相沉积)和PCVD (等离子体化学气相沉积)。
所述热氧化层或沉积氧化层的厚度取决于所需的最终结构而变化，换言之，取决于所需的隐埋绝缘层的厚度。为了制造UTBOX衬底，所 述隐埋绝缘层具有50 nm以下，优选为5 nm 25 nm的厚度。
然而，UTBOX衬底的绝缘层之薄使得难以进行分子键合并且间接影 响所述最终结构的品质。根据常见制造方法，如随后的低水平热处理所 揭示的，以所谓的厚隐埋绝缘体(通常具有超过100nm的厚度)为特征 的SOI衬底与具有非常薄的隐埋绝缘体的衬底相比在统计学上表现出少 得多的键合缺陷。
实际上，为UTBOX结构时，在键合界面存在的物种，诸如水、氢、 烃类或在植入步骤产生的物种，将不能在所述薄氧化层中找到足够的俘 获位置并沿它们结合的键合界面扩散，由此产生大量结构缺陷。
在使用Smart CutTM技术的薄层转移的情况下，由于隐埋绝缘体极
薄而在最终结构中剧增的主要缺陷被称之为"砂眼(blister)"或"非转移 区"。如图1所示，它们导致有源层10中出现不同大小的孔洞，但它们 通常也是由这些衬底所制造的器件的"致命(killer)"缺陷。
非转移区200，已知縮写为"NTZ"或者称之为"空隙"，是有源层 10和隐埋绝缘层3中的尺寸通常为0.1 jim 3 mm的孔洞。NTZ 200对应 于由供体衬底1 (也称之为第一衬底)获得的有源层10中的区域，其并 未转移到所述受体衬底2 (也称之为第二衬底)。当这些NTZ位于最终结 构的外围时，更准确而言，在离衬底边缘的距离通常为lmm 5mm时， 它们被称之为边缘空隙300。
边缘空隙300是在薄转移层100中的直径通常为50 pm 3 mm的孔洞。
砂眼400对应于转移膜的一块区域，所述转移膜是在来自积聚于键 合界面的气泡的压力下从所述受体衬底2上移除的转移膜。由于局部抬 高的膜是非常易碎的，砂眼400总是导致在最终结构中产生直径通常为 0.5 mm 3 mm的孑L洞。
在晶片中心或者边缘的所有孔洞，无论尺寸上是微观的或者宏观的， 都是致命缺陷，这是因为在用于形成电子元件的有源层缺失时，在该位 置不能形成元件。因此NTZ 200、边缘空隙300和砂眼400是品质下降和产量降低的同义词。
为了减少与键合步骤相关的缺陷并加固所述键合界面，所述衬底可 在接触之前进行等离子体活化。键合表面的"等离子体活化"定义为将 该表面暴露于等离子体(具体地说，该活化可以发生于真空之中或者大 气压下)。
更准确而言，在已知活化技术中，在暴露步骤将待活化的部分的表 面暴露于等离子体，在所述暴露步骤中，对暴露参数进行控制，从而使 每个参数被设定在指定值，该指定值在整个等离子体活化过程中保持固 定。
基本"暴露参数"是
-功率密度。这是提供给等离子体的功率密度，其表示单位面积的 功率密度(W/cm2)并且在本文中也简单地使用术语"功率"来表示， -压力(在盛放等离子体的容器中的压力)， -在该容器中提供的气体的性质和输出量， -活化持续时间。
特别地，该类型的活化使得能够通过实现巨大的键合能而进行直接 晶片键合而无需借助于必须在高温下进行的热处理。
事实上，等离子体活化使得能够在相对较短持续时间(例如约2小
时)和相对较低温度(例如约60(TC以下)下进行的热处理之后获得两片
衬底之间的高键合能，所述两片衬底中至少一片在键合前经过活化。
如果目的在于避免使所述结构经受过高温度，则该类型的活化因此 可有利地使包含两片键合的衬底的结构稳定(尤其是在异质结构的情况 下，异质结构定义为由具有明显不同的热膨胀系数的材料层构成的结 构)。
此类型的活化可有利地在指定温度下实现高键合强度。
例如，此类型的活化因此可有利地实现涉及两片衬底键合的多层结构。
所述转移程序(尤其是在文献SILICON-ON-INSULATOR TECHNOLOGY: Materials to VLSI，第二版(Jean-Pierre COLINGE)中进行一般描述的Smart Cut 程序，或者BESOI (键合蚀刻的绝缘体上硅)程 序，其中将两片衬底键合在一起，然后通过蚀刻从其中一片衬底上去除 多余的材料，或者ELTRAN )是能获益于等离子体活化以支持键合的 应用的例子。
为了完全获益于各键合用等离子体处理的效果，见于文献(特别是 在题目为"^fe加o// /a膽a oc"'v加'o" c>w /^ra/ /^7z'c 6owW"g c / iSV a"t/ 鹏"(T. Suni禾口 I. J. Electroch. Soc. Vol. 149, n。6, p.348 (2002))的文献禾口 Farrens等人的美国专利US 6180496)的标准程序涉及对一片或两片键合 衬底的等离子体活化。
如今，为了在相互接触之前活化所述晶片表面，在等离子体处理中 使用不同的气体，包括例如氧气、氮气和氩气。
然而，虽然目前使用的各种技术可促成界面处的高键合能，但它们 不能形成具有较薄的或者甚至超薄的绝缘层的非常高品质的半导体结 构。

发明内容
本发明的目的在于得益于经加强的键合界面而制造出具有高品质薄 隐埋绝缘层(以2nm 25nm的厚度存在)和尽可能低的缺陷率的SeOI 半导体结构。
本发明的另一目的是开发出制造具有薄隐埋绝缘层的SeOI结构的 经简化的不太麻烦的方法。传统上通过热氧化或沉积获得用于隐埋的绝 缘体，该步骤本身是通过湿式清洁而进行的。本发明通过等离子体处理 的协助而形成所述绝缘体从而省去了这些步骤，简化了程序，削减了与 清洁和形成所述绝缘体相关的成本并降低了热量开支。
省去清洁步骤能避免任何与该步骤相关的粗糙度增加，并因此提高 随后键合的质量。
与省去形成所述绝缘体的绝缘体沉积或热处理步骤(例如硅的热氧 化)相关的热量开支的剧减使得能够限制在高于60(TC的温度下形成的缺 陷(诸如位错或者其他与热处理相关的缺陷，诸如滑移线或者在所处理的衬底内可能出现的氧化物沉淀)的数目。 根据本发明，该目的通过以下实现
在第一衬底的表面3，和/或第二衬底2的表面4，上形成至少一层绝缘
层3、 4，所述表面3'、 4'上没有绝缘体或者存在由所述衬底暴露于环境 之中时所形成的本征氧化层；将所述第一衬底1和第二衬底2组装在一 起；将所述第一衬底1减薄，所述绝缘层形成步骤包括基于氧化性气体 和/或氮化性气体的等离子体活化。
更准确而言，本发明的有利应用涉及其特征为薄隐埋绝缘体的SeOI 衬底的制造，更具体而言是具有25纳米以下(例如约10纳米左右)的 厚度的UTBOX (超薄隐埋氧化物)SOI衬底。
该制造SeOI结构的方法可以着眼于通过直接晶片键合和衬底减薄 从而转移薄层(例如采用Smart Cut 转移或其他方法)来进行使用。


参考表示了数种可能的实施方式的附图，从以下给出的描述可显示
出本发明的其他特征和优点，这些实施方式以举例的方式给出而没有任
何限制。
在这些图中
-图1是表示在SeOI衬底中可能存在的不同缺陷的图。 -图2A 2E是表示在本发明的方法的第一实施方式中的连续步骤 的图。
-图3A 3F和4A 4F是表示本发明的方法的第二和第三实施方 式的连续步骤的图。
-图5是透射电子显微镜获取的由本发明的方法的第二实施方式获 得的具有10 nm厚度的隐埋绝缘层的UTBOX SOI衬底的截面图。
以下描述的各图的相同、相似或等效部分具有相同的附图标记，使 得能够从一张图移动到下一张图。
具体实施方式
以下是第一实施方式中的不同的连续步骤的简短描述。
图2A表示具有正面3'的第一半导体衬底1，而图2B表示具有附图 标记为4'的正面的第二衬底2。所述衬底1和2各自的正面均根据图2C 和2D进行等离子体处理。根据本发明在它们进行等离子体处理之前有意 地不在衬底1和2的表面上形成绝缘层。此外，在这些衬底的表面上可 以存在由于将所述衬底暴露于环境气体而形成的本征氧化层。
因此，对所述第一衬底1的正面3'进行基于诸如氧气、水或低氧化 氮等的氧化性气体的处理以在衬底1的表面上形成绝缘层3。如果采用氧 气进行等离子体氧化处理，压力范围为约5mT (毫托) 200mT，功率 为约10 W 4000 W，输出量为约10 sccm(每分钟标准毫升) 1000 sccm 并持续约1秒 300秒，从而形成厚度为2nm 15nm不等的绝缘层3。
举例来说，所述第一衬底1在15 mT的压力、1000 W的功率和100 sccm 的输出量下进行持续30秒的氧等离子体处理以形成具有8 nm厚度的 Si02绝缘层3。
可选的是，可以对第二衬底2的正面4，进行等离子体氮化处理；所 述氮化性气体可选自氮气、二氧化氮、氨气、 一氧化氮和硝酸，该等离 子体氮化处理采用一般等离子体氮化条件，其范围是5 mT 200 mT的压 力范围，10 W 4000 W的功率范围，10sccm 1000sccm的输出量范围 以及1秒 300秒的持续时间，以此形成厚度为2 nm 15 nm的绝缘层4。
然而，由于第二等离子体处理是可选的，因此可以使第二衬底2与 第一衬底1直接接触。
在该情况下，在50mT的压力、1000 W的功率和200 sccm的输出量 下对第二衬底2的正面4，进行持续45秒的氮等离子体处理以形成具有 5nm厚度的氮化层。
无论在两片衬底1或2中哪一片上进行，所进行的等离子体处理不 仅能形成精细绝缘层，而且能活化经处理的衬底表面，从而实现具有 500 mJ/cm2以上能量的优质键合。
需要重点强调的是，无论进行等离子体氧化还是氮化，所使用的一 种或多种气体的比例在该处理过程中可以保持恒定或者可变。因此，可以想象的是，氧化性气体的比例将随着氮化性气体的比例增加而下降， 反之，氮化性气体的比例将随着氧化性气体的比例增加而下降。
概述之，调整所述等离子体处理参数，以控制在一片和/或另一片衬 底上通过等离子体而形成的绝缘层3、 4的厚度，从而控制隐埋在最终结 构中的绝缘体的总厚度。
在所有情况下，等离子体处理导致单层或多层绝缘层的形成，根据
所使用的等离子体，所述绝缘层可由二氧化硅(Si02)、氮化硅(Si3N4) 或氮氧化硅(SixOyNz)形成或者可以具有任何其他性质。
获益于该技术，在所述衬底表面形成了精细绝缘层而无需提供任何 材料，这与同样使用的沉积技术相反。事实上，在本发明中描述的等离 子体处理包括对经处理的衬底表面的修饰和/或消耗，从而使该衬底的表 面氧化、氮化或甚至氮氧化。
在等离子体处理之前的衬底的正面3'和4'的制备可以设想为例如清 洁、刷洗或者干燥处理。因此，可对两个表面中的至少一面进行标准清 洁处理，例如RCA处理，其涉及用由氢氧化铵(NH40H)、过氧化氢(H202) 和去离子水的混合物构成的第一溶液处理所述衬底，随后用包含盐酸 (HC1)、过氧化氢(H202)和去离子水的混合物的第二溶液处理所述衬 底。
所述衬底1和2的正面3'和4'可以是非氧化的、非氮化的，换言之， 概括而言为不具有绝缘体(氧化物或氮化物或氮氧化物)，或者可以使它 们的表面上具有由于将所述衬底暴露于环境空气而形成的本征层，例如 约数nm，更具体而言为小于3nm厚度的本征氧化层。
然后，如图2E所示，使分别具有绝缘层3和4的两片衬底1和2 紧密接触以通过分子键合而组装从而实现SeOI结构6。所述结构6依次 由衬底2、绝缘层4和3以及衬底1组成。
根据以上描述的实例，经测量为8 nm的Si02的第一绝缘层3与5 nm 厚的第二氮化绝缘层4相接触，从而使最终结构6具有最终厚度为13 nm 的绝缘层。
现将联系图3A 3F和4A 4F对另两个实施方式进行描述。相同元件具有相同附图标记，将不再进行描述。
图3A和3F描述了采用SMART CUTTM程序的本发明的实施方式。 对于此类型植入程序的更详细描述，请参考文献"Silicon on insulator technology: materials to VLSI"(第二版，Jean-Pierre COLINGE)。
图3A显示了具有正面3'的第一衬底，而图3B显示了进行原子和/ 或离子物种植入步骤的相同第一衬底1。
该植入的目的为在第一衬底1中形成弱化区5，其在第一衬底1的 被称之为100的部分里界定了的较薄的所谓有源层10。
同样可以采用例如氢氦物种的植入来进行原子和/或离子物种的共 同植入。
如图3C所描绘，对第一衬底1进行等离子体氮化处理。例如，在 50 mT压力、500 W功率和200 sccm输出量下持续进行45秒的氨等离子 体处理，以形成厚度为4nm的氮化绝缘层3。
至于第二衬底2，根据随后描述的方法进行等离子体氧化处理。因 此，例如，在50mT压力、500W功率和200sccm输出下持续进行45秒 的氧等离子体处理，以形成厚度为6nm的Si02绝缘层4。
概述之，等离子体处理在较低的温度下进行，换言之，在低于20(TC 的温度下，更准确而言在低于10(TC的温度下，或者甚至在室温下进行。 优选的是，在低于5(TC的温度下，在RIE型等离子体设备(即反应性离 子蚀刻)中进行等离子体处理。
可选的是，在本发明的该处理之后，在键合之前对形成在衬底1和/ 或2的表面上的绝缘层3、 4进行热处理。该热处理涉及将所述衬底放置 于5(TC 350。C的温度下30分钟 5小时，以改进形成在所述衬底1、 2 中的一片或另一片上的绝缘层3、 4的电学和/或物理性质。
然后进行第二衬底2和第一衬底1的直接晶片键合，使第一衬底1 的绝缘层3与第二衬底的绝缘层4紧密接触。该步骤显示在图3E中。
在图3C和3D所示的衬底1和2的等离子体处理步骤之前，作为一 种选择，可进行待处理衬底表面的清洁步骤，如之前所述。
最后，如图3F所示，通过剥离所述第一衬底1的部分100而使第一衬底1减薄，从而获得复合SeOI结构，称之为6'，其依次由第二衬底2、 绝缘层4和3的堆叠体和薄有源层10构成。
通过施加机械力、化学力和/或热力，例如通过20(TC 50(TC的热处 理，沿着弱化区5剥离所述部分100。
最终结构6'由此包含交替的氧化层和氮化层，但并非限制于此严格 的堆叠。实际上，根据存在的绝缘层的性质和数目可以设想所有可能的 交替方式。对于不同的应用，实际上可对一片或两片衬底依次进行至少 两次等离子体处理。
概述之，通过堆叠由不同等离子体处理获得的绝缘层而形成的所述 结构6'的最终绝缘层具有2 nm 25 nm的厚度。
根据此前描述的实例，使经测量为4 nm的第一氮化绝缘层3与6 nm 厚的第二 Si02绝缘层4相接触，由此最终结构6'具有最终厚度为10 nm 的绝缘层。图5显示了由透射电子显微镜摄取的此类最终结构的剖面图， 在此情况下，所述最终结构为根据本发明的第二实施方式获得的具有10 nm 厚的隐埋绝缘体的UTBOX SOI衬底。
可选的是，对所述结构6'进行修整处理，其涉及选自干式或湿式蚀 刻、氧化/脱氧化、抛光和热处理(诸如快速热退火(RTA)或在中性或 还原性气氛中的长时间退火)中的至少一个减薄和/或平整步骤。
在图4A 4F所示的第三实施方式中，例如，弱化区5'由通过本领 域技术人员已知为ELTRANTM的程序获得的多孔层构成。
因此，图4B显示了包括该多孔层5，的第一衬底1，所述多孔层5' 界定了第一衬底1的部分100的较薄的所谓有源层10。如图4C所示， 在氧化性气氛中对第一衬底1进行等离子体处理，以在第一衬底1的正 面3'上形成绝缘层3。
在第一衬底1的等离子体处理步骤之前，以及在其与第二衬底2组 装之前，如图4E所示，可进行可选的表面3'和4'的清洁步骤。
通过将绝缘层3与所述衬底2的正面4'紧密接触来进行第一衬底1 和第二衬底2的键合。
可进行热处理以加强所述键合界面。由此将20(TC 110(TC之间的热平衡进行30分钟 20小时。
如图4F所示，通过施加机械力，通过机械-化学抛光，通过提供热 能和/或通过在弱化区5'的水平面上应用诸如加压水射流等液体进行的化 学侵蚀，或者通过磨削或蚀刻，进行第一衬底l的部分100的去除。
作为该第三实施方式的结果而获得的最终结构被称之为6"，并且不 同于之前提到的结构6'，因为其中键合界面包括单一绝缘层(绝缘层3)。
最后，虽然没有在这些图中显示，应当注意也可以使用本发明的方 法的其他实施方式，特别是不向所述第一衬底1施用一次氧化和/或氮化 等离子体，而是在第二衬底2与第一衬底1键合之前向第二衬底2施用 一次氧化和/或氮化处理，或者在待组装的一片或两片衬底上组合进行不 同的等离子体处理。由此可以设想对一片或两片衬底依次进行至少两次 等离子体处理。
衬底1和2是半导体材料并可选自晶体取向硅(100)或(110)或(111)、
多晶硅、碳化硅、锗和砷化镓。第二衬底2同样也可由蓝宝石、石英、 半透明熔凝石英或者玻璃构成。
受益于施加在第一衬底1和/或第二衬底2上的这些等离子体处理， 在单个步骤中形成了绝缘层和活化表面，由此产生优质键合，同时可预 见经处理的衬底的品质并且限制了施加的热量开支。
与形成所述绝缘体的绝缘体沉积或热处理步骤(例如硅的热氧化) 的抑制相关的热量开支的剧减使得能够限制在高于60(TC的温度下形成 的缺陷(例如在所处理的衬底内可能出现的位错滑移线或氧化沉淀)的 数目。
这也使得衬底可被循环使用。实际上，可以重复使用第一衬底1的 部分100以至少将另一有源层10转移到新的第二衬底2。
权利要求
1. 一种制造具有精细隐埋的厚度为2nm～25nm的绝缘层的半导体结构(6)或(6’)或(6”)的方法，其包括以下步骤在第一衬底(1)的表面(3’)和/或第二衬底(2)的表面(4’)上形成绝缘层(3)和(4)中的至少一层，所述表面(3’)和(4’)上没有绝缘体或者具有所述衬底暴露于环境之中时所形成的本征氧化层；将所述第一衬底(1)和第二衬底(2)组装在一起；将所述第一衬底(1)减薄以获得所述半导体结构，其特征在于所述绝缘层形成步骤是基于氧化性气体和/或氮化性气体的等离子体活化。
2. 如权利要求l所述的方法，其特征在于所述氧化性气体为选自氧 气、水和低氧化氮中的一种或多种气体。
3. 如权利要求1和2中任一项所述的方法，其特征在于所述氮化性 气体为选自氮气、二氧化氮、 一氧化氮、氨气和硝酸中的一种或多种气 体。
4. 如权利要求1 3中任一项所述的方法，其特征在于所述第一衬 底(1)和第二衬底(2)由硅制成，所述绝缘层(3)和/或(4)是二氧 化硅(Si02)层、氮化硅(Si3N4)层或氮氧化硅(SixOyNz)层。
5. 如权利要求1 4中任一项所述的方法，其特征在于所述半导体 结构(6)或(6')或(6")的绝缘层(3)和/或(4)对应于交替的氧化 层和氮化层。
6. 如权利要求1 5中任一项所述的方法，其特征在于所述氧化性 气体和/或氮化性气体的功率为10W 4000W。
7. 如权利要求1 6中任一项所述的方法，其特征在于所述氧化性 气体和/或氮化性气体的气压为5 mT 200 mT。
8. 如权利要求1 7中任一项所述的方法，其特征在于所述氧化性 气体和/或氮化性气体的输出量为10 sccm 1000 sccm。
9. 如权利要求1 8中任一项所述的方法，其特征在于所述等离子体活化的暴露时间为1秒 300秒。
10. 如权利要求1 9中任一项所述的方法，其特征在于对一片或者 两片衬底依次进行至少两次等离子体活化。
11. 如权利要求1 10中任一项所述的方法，其特征在于所述等离子 体活化在低于20(TC的温度下进行。
12. 如权利要求1 11中任一项所述的方法，其特征在于所述等离子 体活化在室温下进行。
13. 如权利要求1 12中任一项所述的方法，其特征在于所述第一 衬底(1)和/或第二衬底(2)选自晶体取向硅(l,O,O)、 (l,l,O)或(l,l，l)。
14. 如权利要求1 13中任一项所述的方法，其特征在于在所述两 片衬底(1)和(2)的组装之前，在所述第一衬底(1)内形成弱化区(5); 该弱化区(5)界定了所述衬底的部分(100)的薄有源层(10)，第一衬 底(1)的减薄是通过沿所述弱化区(5)剥离所述部分(100)而实现的。
15. 如权利要求1 14中任一项所述的方法，其特征在于在组装前， 对包含绝缘层(3)和/或(4)的两片衬底(1)和(2)中的至少一片进 行热处理以提高所述绝缘层(3)和/或(4)的电学和/或物理性能。
16. 如权利要求14所述的方法，其特征在于，在所述薄有源层(IO) 剥离后，将所述部分(100)用作第一衬底(1)以用于至少两次的另外 的层转移。
全文摘要
本发明涉及具有精细隐埋绝缘层的SOI衬底。本发明提供了一种制造具有精细隐埋的厚度为2nm～25nm的绝缘层的半导体结构(6)或(6’)或(6”)的方法，其包括以下步骤在第一衬底(1)的表面(3’)和/或第二衬底(2)的表面(4’)上形成绝缘层(3)和(4)中的至少一层，所述表面(3’)和(4’)上没有绝缘体或者具有所述衬底暴露于环境之中时所形成的本征氧化层；将所述第一衬底(1)和第二衬底(2)组装在一起；将所述第一衬底(1)减薄以获得所述半导体结构，所述绝缘层形成步骤包括基于氧化性气体和/或氮化性气体的等离子体活化。
文档编号H01L21/84GK101419911SQ200810166769
公开日2009年4月29日 申请日期2008年10月27日 优先权日2007年10月26日
发明者塞巴斯蒂安·凯尔迪勒, 迪迪埃·朗德吕 申请人:硅绝缘体技术有限公司