专利名称：具有埋置绝缘层下第二控制栅极的SeOI闪存存储单元的制作方法
技术领域：
本发明的领域为半导体器件，更具体地，为包括多个存储器单元的存储器器件。更具体地，本发明涉及一种绝缘体上半导体(semiconductor on insulator, SeOI)衬底上的闪存型存储器单元，由具有浮动栅极的场效应晶体管FET形成。本发明还涉 及一种包括多个该类型的存储器单元的存储器阵列，以及一种控制该闪存存储器单元的方法。
背景技术：
闪存型存储器单元的结构整体上与常规的MOSFET晶体管的结构相似，除了闪存 晶体管具有两个栅极而不是一个。顶栅极对应于晶体管的控制栅极(对于其他MOS晶体管 的情况也一样)，而另一个栅极，即浮动栅极布置在晶体管的控制栅极和沟道之间。控制栅 极和浮动栅极之间布置有栅极间介电层(inter-gate dielectric layer)，而在浮动栅极 和沟道之间布置有栅极介电层。这些介电层差不多使浮动栅极完全绝缘，电荷能够以特别 持久的方式存储在那里。包括NMOS晶体管的NOR型闪存单元的例子在下面描述。该单元在其静止状态时 等价于逻辑“ 1 ”，因为通过在控制栅极上施加合适的电压，有电流流过沟道。通过实现热电子注入现象的如下过程，该单元可以被编程(以将其设置为“0”逻 辑状态)。对控制栅极和漏极施加非常高的电压。沟道导通从而电子从源极流到漏极。那么 源极-漏极电流要足够高，用于使高能量电子(热电子源自电荷与沟道的晶格网络的碰撞) 通过穿过栅极介电层到达浮动栅极。然后这些热电子在浮动栅极中被俘获，这改变了晶体管的阈值电压。该机制减小 了浮动栅极的电压，而增大了晶体管的表现阈值电压(从而必须在控制栅极上施加更高的 电压来使得晶体管能够导通-ON状态)。然而，在正常的读取状态中，两个栅极的耦合不足 以使晶体管导通。因此被编程单元的读取电流为“0”。通过在控制栅极上施加低电压可以擦除单元(重置为“1”逻辑状态)，从而晶体 管不导通(OFF状态)，其是否包含“0”或“1”(也就是说，其是否被编程)无关紧要。在漏 极上施加非常高的电压，从而在控制栅极和源极之间施加了与编程中实现的极性相反的高 电压。两个栅极之间的电场增大直到电子能够通过沟道效应穿过栅极介电层从浮动栅极逃 脱。在此擦除操作中，浮动栅极电压减小且晶体管的表现阈值电压减小。为了对单元读取，在控制栅极上施加标称的读取电压VDD。取决于单元的状态(编 程或擦除)，晶体管或者导通(如果其被擦除，为ON状态)或者截止(如果其被编程，为OFF 状态)。在漏极上还施加正电压(低于VDD的任何值，以避免在获得合适的读取信号时有 干扰)。如果晶体管为0N，那么漏极将放电。然后分析放大器可以读取电流降或电压降。
这样的闪存单元具有如下缺点，在编程操作中必须对控制栅极施加非常高的电 压，以产生能够穿过栅极介电层到达浮动栅极的热电子。当这发生时，尽可能不希望有这样的高编程电压，因为它们增大了外围电路的设 计复杂度(特别是需要实现了电荷泵的专用电路来产生这样的高电压)，它们可能会损坏 单元，甚至是干扰附近存储器单元的操作。US 5，455，791A描述了一种构造在SOI衬底上的EEPROM器件，SOI衬底具有由 埋置绝缘层隔开的背半导体层和前半导体层。该EEPROM器件包括两个隔开的控制栅极、 前控制栅极和背控制栅极。背控制栅极由背半导体层和由传导材料制成的背栅极接触 (contact)形成，该传导材料覆盖整个背半导体层延伸且通过背半导体层与所述埋置绝缘 层隔开。由于分隔背栅极接触和沟道区域之间的距离，背控制栅极不适合于执行编程操作。
发明内容
本发明的目的是解决这些有关外围电路的设计复杂度以及单元和电路的整体可 靠性的问题。为此，根据第一方案，本发明提供了一种闪存存储器单元，包括具有浮动栅极的 FET晶体管，所述浮动栅极在绝缘体上半导体衬底上，所述绝缘体上半导体衬底包括通过绝 缘层与基层衬底隔开的半导体材料的薄膜，所述晶体管在所述薄膜中具有沟道，其特征在 于，所述存储器单元包括两个控制栅极，前控制栅极布置在浮动栅极上方并且通过栅极间 介电层与浮动栅极隔开，背控制栅极布置在基层衬底内直接在绝缘层下面，从而仅通过绝 缘层与沟道隔开，该两个控制栅极设计为组合使用来执行单元编程操作。一种该存储器单元的更优选的但是非受限的方案如下-背控制栅极在单元的整个宽度下面延伸；-背控制栅极的位置为仅面向浮动栅极延伸；-背控制栅极的极性与晶体管的沟道的极性为相同类型；-背控制栅极在基层衬底中通过反向偏压的阱绝缘；-单元还包括绝缘区域，其在深度上延伸到基层衬底内以使背控制栅极绝缘；-单元为完全耗尽型；-浮动栅极布置在薄膜的表面上，并且通过栅极介电层与薄膜中的沟道绝缘；-浮动栅极形成于在沟道中制造的沟槽中，并且通过布置在该沟槽的壁上的栅极 介电层与沟道绝缘；-FET晶体管包括源极区和漏极区，它们非对称地布置于形成在沟道中的浮动栅极 的任意一侧的薄膜中，从而漏极区比源极区更靠近浮动栅极。根据另一方案，本发明涉及一种包括多个成行和成列布置的根据本发明的第一方 案所述的单元的存储器阵列，其中背栅极线耦合到沿着一行或一列的每个单元的背控制栅 极。字线可以耦合到沿着一列的每个单元的前控制栅极，背栅极线平行于字线延伸。根据又一方案，本发明涉及一种包括成行或成列布置的多个存储器单元的存储器 阵列，其中第一组单元包括多个根据本发明的第一方案的在沟道中隐藏有浮动栅极的闪存 单元，并且第二组单元包括具有浮动沟道以及隐藏在沟道中的控制栅极的DRAM单元。
根据又一方案，本发明涉及一种构造存储器阵列的方法，所述存储器阵列包括符 合本发明的第一方案的具有隐藏在沟道中的浮动栅极的第一组闪存存储器单元，以及具有 浮动沟道和隐藏在沟道中的控制栅极的第二组DRAM存储器单元。所述方法包括-对于所述第一组和第二组单元通用的第一系列步骤，对于每个单元，包括〇在薄膜中形成沟槽，〇通过栅极介电层覆盖沟槽的壁，O用栅极材料填充沟槽；-所述第一系列步骤之后为〇对于第一组的每个单元，在沟槽上形成栅极间介电层，以及在栅极间介电层上 形成前控制栅极，〇对于第二组的每个单元，直接在沟槽上形成控制栅极。本发明还扩展到一种控制根据本发明第一方案的存储器单元的方法，其中，在单 元编程操作中，通过对前控制栅极施加第一正电压以及对背控制栅极施加第二正电压，而 组合使用前控制栅极和背控制栅极，当没有电压施加到背控制栅极时，所述第一电压小于 对单元进行编程所需的电压。
通过阅读下面的详细的说明书及其以非受限示例给出的优选实施例，并且参照附 图，本发明的其他方案、目的和优点将变得更加明显，其中-图1表示根据本发明的完全耗尽平面闪存存储器单元的一个可能实施例；-图2表示根据本发明的具有完全耗尽隐藏式浮动栅极的闪存存储器单元的一个 可能实施例；-图3a_3k图示了在基层衬底中形成和绝缘背控制栅极的过程的不同步骤；-图4表示根据本发明的优选实施例的存储器阵列的布局。
具体实施例方式参见图1，显示出闪存存储器单元1包括具有浮动栅极的FET晶体管，该浮动栅极 在绝缘体上半导体衬底上，该绝缘体上半导体衬底包括通过绝缘层与基层衬底5隔开的半 导体材料的薄膜，绝缘层典型地为埋置氧化物BOX层。绝缘体上半导体衬底例如为绝缘体上的硅(SOI)衬底。根据优选的实施例，绝缘层为SiO2层。根据有利的变体，绝缘层包括夹在两个S^2 层之间的Si3N4层。晶体管在所述薄膜中包括源极区2、漏极区3以及将源极区2和漏极区3隔开的沟 道4。在图1中，漏极D和源极S与埋置氧化物BOX层接触，从而FET晶体管完全耗尽。因此源极S可以被两个相邻的存储器单元共享(沿着在图加的平面上延伸的存 储器阵列的一行；垂直于图加的平面延伸的存储器阵列的一列)。这样的共享意味着可以 减小存储器单元占用的空间。应理解本发明不限于完全耗尽存储器单元，还能扩展到部分耗尽％01上的存储器单元。通常都知道，需要沿着存储器阵列的行使单元绝缘，以使得相邻单元的沟道彼此绝 缘。这通常利用从衬底的表面在深度上延伸到BOX的绝缘沟槽来实现(根据STI-“浅沟槽 隔离(shallow trench isolation)，，-技术)。参照图1，闪存存储器单元1包括浮动栅极10，其在沟道4上方在衬底的表面上延 伸。浮动栅极10通过栅极介电层11与沟道绝缘。前控制栅极12以公知的常规方式布置在浮动栅极10上方，在前控制栅极12和浮 动栅极10之间插入有栅极间介电层13。闪存存储器单元1还包括背控制栅极6，其布置在基层衬底5内直接在绝缘BOX层 下面，从而仅通过绝缘BOX层与沟道4隔开。因此存储器单元具有两个控制栅极常规所用的前控制栅极12，以及本发明提供 的背控制栅极6，其特别设计为与前控制栅极组合使用来执行单元编程操作。作为纯示例性的例子，绝缘体上半导体衬底的薄膜的厚度在1. 5nm和50nm之间， 绝缘层的厚度在1. 5nm和50nm之间。图2图示了根据本发明的完全耗尽闪存存储器单元10的另一个可能实施例，其中 浮动栅极不是布置在衬底的表面，而是相反，嵌入在沟道中。在该情况中，浮动栅极20填充 到以沟道4的厚度形成的沟槽中，栅极介电层21布置在沟槽的壁上，以便浮动栅极20与沟 道4绝缘。该第二实施例的优点在于，背控制栅极6相对靠近隐藏在沟道中的浮动栅极20。 因此该第二实施例能允许更大的薄膜厚度，例如高达300nm。在上述的每个实施例中，背控制栅极6增大了单元编程操作过程中在沟道内流动 的电流(因此背控制栅极提供了升压效应)。因为电流变高，电流密度也增大，因为闪存晶体管的尺寸基本上保持为最小。因 此，利用背控制栅极能够在编程时以低电压获得热电子。因此编程电压被降低，这相当有助 于外围电路的设计并且增强了单元和电路在整体上的可靠性。用2009年实现的电流技术来作为示例性例子，用7至9V量级的电压进行编程， 用-4V至-6V量级的电压进行擦除。本发明总的使编程所需的电压降低了大约40%，且因 此对于编程和擦除操作具有大概相同的幅度。应注意到，除了降低编程电压，还能够利用相同幅度的编程电压。背控制栅极的使 用能够减少执行编程所需的时间，这是常规的在写模式时不是非常快速的闪存单元特别感 兴趣的。优选地，背控制栅极6的极性选择为与晶体管的沟道的极性相同类型(或者对于 NPN型晶体管为N型极性，对于PNP晶体管为P型极性)。底部晶体管的阈值电压以此方式 限定。然而，本发明还扩展到具有工作电压的背控制栅极(极性与FET晶体管的极性相 反)。然而，在该特别情况中，晶体管的阈值电压增大，然后需要在单元编程操作中对背控制 栅极施加更高的电压。根据未示出的一个实施例，FET晶体管的源极区和漏极区不对称地布置在形成于 沟道中的浮动栅极的任意一侧的薄膜中，使得漏极区比源极区更靠近浮动栅极。单元擦除操作可以通过两串耦合电容模拟，一个在漏极和浮动栅极之间，另一个在浮动栅极和前控制栅极之间。那么根据取决于这些耦合电容之间的比的耦合，浮动栅极 电压跟随漏极电压。通过在漏极区实现额外的N-或N+注入，使得其相比于源极区其更靠 近浮动栅极，则漏极-浮动栅极耦合增大。那么前控制栅极和浮动栅极之间的电场增大，直 到电子通过沟道效应穿过浮动栅极到达前控制栅极。图3a_3k表示在基层衬底中构造和绝缘背控制栅极的可能过程的不同步骤。这些 图示出了 P型和N型背控制栅极两种情况。图3a表示了一种衬底，包括半导体材料的薄膜30，该薄膜通过绝缘BOX层与 基层衬底31隔开。在第一步，在衬底中限定对齐标记，以便在后面的掩膜和图形形成步骤(形 成阱、背控制栅极、绝缘结构等)中能够进行必要的对齐。因此该第一衬底标记步骤包括在衬底中形成凹槽、沟槽、平台(mesa)或任何其他 记号(例如十字)。为此，图北图示了通过表面层蚀刻形成平台。对此，使用了标准CMOS构造方法。图3c、3d和!Be表示形成埋置在绝缘BOX层下方的“阱”的不同的可能方法，以最 终使得一个或多个背控制栅极相对于基层衬底31绝缘。在图3c、3d和!Be的每个图中，基层衬底31被掺杂，以便在其顶层上展示N型传导 性。掺杂等级典型地在1 X IO15和5 X IO16cm-3之间。在图3c中，通过掺杂注入，P型阱32已经制成于N型基层衬底31中在绝缘BOX层 之下。因此P型阱32通过pn结与N型衬底绝缘。在图3d中，P型阱32和N型阱33均已制成。阱32、33通过pn结彼此绝缘。在图中，P型阱32和N型阱33均已制成，如同图3d。STI型绝缘沟槽38也已 形成，其从衬底的表面，延伸到绝缘BOX层下方，在深度上进入基层衬底31中，该沟槽 使得阱32、33之间绝缘。图3c、3d和!Be中的阱的掺杂等级典型地在5 X IO16和5 X IO18CnT3之间。应注意到，构造图3c、3d和!Be中所示的结构所需的步骤是基于标准CMOS构造方法。从图3c (图3d和!Be各自)中所示的结构开始，实现掺杂注入以在基层衬底内，直 接在绝缘BOX层下面，形成背控制栅极34、35、36、37，如图3f (图3g和池各自)。形成背控制栅极的掺杂等级典型地在5 X IO18和5X 102°cm_3之间。如图3g和汕所示，背控制栅极34、35、36、37通过反向偏压的阱32、33与基层衬 底5绝缘(P型阱32用于N型背控制栅极34、36 ；N型阱33用于P型背控制栅极35、37)。在图3f的情况中，已经制成一个阱单独用于单个背控制栅极偏压(P阱32绝缘N 背控制栅极34，而P型背控制栅极35直接布置在N偏压基层衬底31中)。应注意到，通常要选择阱电压使得由背控制栅极和阱之间的电节点形成的二极管 总是被反置，那么二极管将背控制栅极与阱及其可能包含的任何部件(尤其是其他背控制 栅极)绝缘。根据图池中所示的第一实施例，背控制栅极36、37在阱32、33的整个宽度下面延 伸。在该特定情况中，绝缘沟槽35使得背控制栅极37、38彼此绝缘。根据图3g中所示的另一实施例，局限背控制栅极34、35以使得其仅覆盖阱32、33的一部分宽度而延伸。应注意到，当背控制栅极被局限时也可以设置绝缘沟槽，如此有助于 阱的绝缘。根据未示出的变体实施例，在基层衬底中，在绝缘BOX层下面布置第二绝缘层，其 可以全部或部分地使得背控制栅极与基层衬底绝缘。从图3f (图3g和池各自)中所示的结构开始，平台被填充，并且在合适的地方， 通过介电沉积还填充绝缘沟槽。该填充实现了侧壁的标准钝化处理、填充以及表面平坦化。然后一个或多个(相同类型的)晶体管可以形成在由绝缘区39限定的薄膜30的 每个区域中，绝缘区39由适当沉积电介质(duly depositeddielectric)形成。从前述可以理解，本发明提供了一种具有个别的背控制栅极的闪存存储器单元。 至少，只有沿着存储器阵列的同一行或同一列布置的单元共享相同的背控制栅极。因此，背 栅极线耦合到沿着一行或一列的每个单元的背控制栅极。以已知的方式，字线被耦合到沿着存储器阵列的一列的每个单元的前控制栅极。 优选地，设置背栅极线平行于字线延伸(背控制栅极在编程过程中有效地辅助前控制栅 极)。图4示出了符合本发明的优选实施例的存储器阵列的布局。在该图中，虚线标识 了如前所述的两个相邻存储器单元Cl和C2。还示出了到晶体管的不同区域的各种通路 或控制线连接每个晶体管的源极区S的源极线SL，用于访问每个晶体管的漏极区的位线 BLU BL2，连接每个晶体管的前控制栅极的字线WL1、WL2，用于访问每个晶体管的背控制栅 极的背栅极线BG1、BG2。在该图4所示的优选实施例中，与存储器单元C1-C2相关联的背 控制栅极BG1、BG2平行于耦合到形成该存储器单元的晶体管的前控制栅极的字线WLl、ffL2 延伸。在本发明的文本中，个别的背控制栅极被动态的使用根据单元控制操作的类型 (编程、擦除、读取、保持)来有效地调制对其施加的电压。根据优选的实施例，背控制栅极电压对于编程来说是正的(这意味着要施加到前 控制栅极的编程电压可以减小)，并且对于其他操作来说是零。作为一个变体，施加到背控制栅极的电压在保持操作中可以是负的，以能够将电 荷更好的保持在浮动栅极中。本发明的优点还在于能够容易地在同一个基板上构造闪存型存储器单元和具有 浮动沟道的DRAM型存储器单元(DRAM是“Dynamic Random Access Memory (动态随机访问 存储器)”的首字母缩写)。再参照图1和图2，除去栅极间氧化物层13、23，或者更直接地将浮动栅极11、21 与前控制栅极12、22于单个控制栅极中相结合，使得能够有效地从闪存存储器单元变到 DRAM存储器单元，在其中浮动沟道4可以积聚电荷。应注意到背控制栅极的优点对于DRAM单元还在于，能够修改有效阈值电压。因此 背控制栅极的合适控制能够减小有效阈值电压(例如，施加到不起作用的背控制栅极的正 电压)，这使得能够增加传导电流，操作中有利的是电路会尽可能的强大。有效阈值电压还 可以增大(通过对不起作用的背控制栅极施加负电压)，这能够减小泄露，对电路的静止状 态总体上有利。因此，本发明扩展为一种构造混合存储器阵列的方法，该存储器阵列包括第一组闪存存储器单元以及第二组DRAM存储器单元。该方法更具体的包括-对于所述第一组和第二组单元通用的第一系列步骤，对于每个单元，包括〇在薄膜中形成沟槽，〇通过栅极介电层覆盖沟槽的壁，〇用栅极材料填充沟槽；-所述第一系列步骤之后为〇对于第一组的每个单元，通过在沟槽上形成栅极间介电层，以及在栅极间介电 层上形成前控制栅极，从而形成具有浮动栅极的闪存单元，〇对于第二组的每个单元，通过直接在沟槽上形成控制栅极，从而形成具有浮动 栅极的DRAM单元。还应注意，根据本发明的第一方案的闪存单元的后控制栅极还可用作DRAM单元 控制栅极，那么沟道4形成了用于DRAM单元的浮动沟道。因此形成混合存储器单元，其包 括在前面的闪存单元以及在背面的DRAM单元。
权利要求
1.一种闪存存储器单元(1、10)，包括具有浮动栅极(10、20)的FET晶体管，所述浮动 栅极在绝缘体上半导体衬底上，所述绝缘体上半导体衬底包括通过绝缘(BOX)层与基层衬 底(5)隔开的半导体材料的薄膜，所述晶体管在所述薄膜中具有沟道G)，其特征在于，所 述存储器单元包括两个控制栅极，前控制栅极(12、2幻布置在浮动栅极(10、20)上方并且 通过栅极间介电层(13、2；3)与浮动栅极(10、20)隔开，背控制栅极(6、34-37)布置在基层 衬底(5)内直接在绝缘(BOX)层下面，从而仅通过绝缘(BOX)层与沟道(4)隔开，该两个控 制栅极(10、20 ；6,34-37)设计为组合使用而执行单元编程操作。
2.根据权利要求1所述的闪存存储器单元，其中背控制栅极(37、38)在单元的整个宽 度下面延伸。
3.根据权利要求1所述的闪存存储器单元，其中背控制栅极(6、34、35)的位置为仅面 向浮动栅极(10,20)延伸。
4.根据前述权利要求中任意一项所述的闪存存储器单元，其中背控制栅极的极性与晶 体管的沟道的极性为相同类型。
5.根据前述权利要求中任意一项所述的闪存存储器单元，其中背控制栅极在基层衬底 (5,31)中通过反向偏压的阱(32,33)绝缘。
6.根据前述权利要求中任意一项所述的闪存存储器单元，还包括绝缘沟槽(38)，其在 深度上延伸到基层衬底内以使背控制栅极绝缘。
7.根据前述权利要求中任意一项所述的闪存存储器单元，其特征在于，其为完全耗尽型。
8.根据权利要求1至7其中一项所述的闪存存储器单元(1)，其中浮动栅极(10)布置 在薄膜的表面上，并且通过栅极介电层(11)与薄膜中的沟道(4)绝缘。
9.根据权利要求1至7其中一项所述的闪存存储器单元(10)，其中浮动栅极00)形成 于在沟道中制造的沟槽中，并且通过布置在该沟槽的壁上的栅极介电层与沟道绝缘。
10.根据权利要求9所述的闪存存储器单元，其中所述FET晶体管包括源极区和漏极 区，它们非对称地布置于形成在沟道中的浮动栅极的任意一侧的薄膜中，从而漏极区比源 极区更靠近浮动栅极。
11.一种存储器阵列，包括多个成行和成列布置的根据权利要求1至10中任一项所述 的单元，其中背栅极线耦合到沿着一行或一列的每个单元的背控制栅极。
12.根据权利要求11所述的存储器阵列，其中字线(WLl、ffL2)耦合到沿着一列的每个 单元(C1、C2)的前控制栅极，并且其中背栅极线(BG1、BG2)平行于字线延伸。
13.一种存储器阵列，包括成行或成列布置的多个存储器单元，其中所述多个单元的第 一组单元包括多个根据权利要求9或10所述的闪存单元，并且所述多个单元的第二组单元 包括具有浮动沟道以及隐藏在沟道中的控制栅极的DRAM单元。
14.一种构造根据权利要求13所述的存储器阵列的方法，包括-对于所述第一组和第二组单元通用的第一系列步骤，对于每个单元，包括〇在薄膜中形成沟槽，〇通过栅极介电层覆盖沟槽的壁，〇用栅极材料填充沟槽；-所述第一系列步骤之后为〇对于第一组的每个单元，在沟槽上形成栅极间介电层，以及在栅极间介电层上形成 前控制栅极，〇对于第二组的每个单元，直接在沟槽上形成控制栅极。
15. 一种控制根据权利要求1至10其中之一所述的存储器单元的方法，其中，在单元编 程操作中，通过对前控制栅极施加第一正电压以及对背控制栅极施加第二正电压，而组合 使用前控制栅极和背控制栅极，当没有电压施加到背控制栅极时，所述第一电压小于对单 元进行编程所需的电压。
全文摘要
本发明公开了一种具有埋置绝缘层下第二控制栅极的SeOI闪存存储单元。第一方案涉及一种闪存存储器单元，包括具有浮动栅极的FET晶体管，所述浮动栅极在绝缘体上半导体衬底上，所述绝缘体上半导体衬底包括通过绝缘层与基层衬底隔开的半导体材料的薄膜，所述晶体管在所述薄膜中具有沟道，其特征在于所述存储器单元包括两个控制栅极，前控制栅极布置在浮动栅极上方并通过栅极间介电层与浮动栅极隔开，背控制栅极布置在基层衬底内直接在绝缘层下面，从而仅通过绝缘层与沟道隔开，该两个控制栅极设计为组合使用来执行单元编程操作。本发明还扩展到一种包括多个根据本发明的第一方案的存储器单元的存储器阵列，及一种构造这种存储器单元的方法。
文档编号G11C16/06GK102088028SQ201010540988
公开日2011年6月8日 申请日期2010年11月8日 优先权日2009年12月8日
发明者C·马聚尔, R·费朗 申请人:S.O.I.Tec绝缘体上硅技术公司