注入方法

专利名称：注入方法
技术领域：
本申请涉及半导体技术，更具体地，涉及一种包括在衬底中形成第一和第二器件
的半导体制造方法。
背景技术：
半导体集成电路(IC)产业已经经历了快速增长。IC材料和设计的技术进步已经 产生了多个IC生产代，其中每一代具有比前一代更小和更复杂的电路。然而，这些进步增 加了加工和制造IC的复杂性，对于将实现的这些进步，需要在IC加工和制造中进行类似的 研发(development)。通常，在集成电路的发展过程中，普遍地增加了功能密度(即，每芯片 面积上互连器件的数量)而减小了几何尺度(即，使用制造工艺所能制成的最小元件(或 线))。该按比例縮小工艺产生的效益通常包括提高生产效率和降低相关成本。这种按比 例縮小还产生了相对高的功率散耗值，这可以通过使用例如互补金属氧化物半导体(CMOS) 器件的低功率散耗器件来解决。 已经在各种应用中使用了按比例縮小的半导体IC。在一些应用中，这些IC可包 括用于感测例如光的辐射的像素。随着这些IC继续按比例縮小，像素尺度也继续縮小，这 会导致可能降低IC光性能的"串扰"(或者信号干扰)等的噪声问题。传统技术在减少IC 中像素之间的串扰上可能不是有效的，而且可能不会实现理想的光响应特性。

发明内容
本公开描述了一种用于制造半导体器件的方法，所述方法包括在衬底中形成第一 像素和第二像素。在所述衬底的第一区中形成第一隔离特征。第一区在第一像素和第二像 素之间。在衬底上形成蚀刻停止层。在蚀刻停止层上形成硬掩膜层。将硬掩膜层图形化以 包括相邻像素之间的开口区域。通过开口注入多种杂质，由此形成第二隔离特征。
本公开还描述了一种用于制造半导体器件的方法，所述方法包括在衬底中形成像 素和器件。在衬底中形成第一隔离特征。第一隔离在所述像素和所述器件之间。在所述衬 底上形成多晶硅层。在所述多晶硅层上形成硬掩膜层。将所述硬掩膜层图形化以形成可操 作以覆盖所述像素的第一部分和可操作以覆盖所述器件的第二部分。在像素和器件之间的 衬底区中注入多种杂质离子以形成第二隔离特征。有时，第二隔离特征位于第一隔离特征 之下。 本公开还描述了一种用于制造半导体器件的方法，所述方法包括在衬底中形成第 一器件和第二器件。第一和第二器件可以包括光电二极管、晶体管或其它电路元件。在所 述衬底上形成蚀刻停止层。在所述蚀刻停止层上形成硬掩膜层。将硬掩膜层图形化以形成 可操作以覆盖第一器件的第一部分和可操作以覆盖第二器件的第二部分。在衬底的区中注 入多种杂质离子以在第一和第二器件之间形成掺杂隔离特征。


通过参照附图阅读下列详细描述可以最好地理解本申请的各方面。要强调的是， 根据工业中的标准实践，各种特征不是按比例绘制。实际上，为了论述清楚，可以任意地增 加或减少各种特征的尺寸。
图1示出根据本申请的各方面的用于向集成电路注入掺杂离子的方法的流程图。
图2A-2G是根据图1的方法、在制造的各阶段的集成电路的剖面图。
图3是根据图1的方法制造的集成电路的示例性实施例的剖面图。
具体实施例方式
应当理解，为了实现本发明的不同特征，下面的公开提供了多个不同的实施例或
示例。下面描述元件和布置的具体示例以简化本公开。当然，这些仅仅是示例而不意图进 行限定。另外，在下面的描述中、在第二特征上方或者之上形成第一特征可以包括其中第一 和第二特征形成为直接接触的实施例，且可以还可以包括在介于第一和第二特征之间形成 额外特征、从而第一特征和第二特征可能不直接接触的实施例。为了简化和清楚，可以以不 同的比例任意绘制各种特征。 图1示出根据本公开的各方面的用于向集成电路注入掺杂离子的方法100的流程 图。图2A-2G是在根据图1的方法100、在各制造阶段的集成电路的一个实施例的剖面图。 图3是根据图1的方法100制造的集成电路的示例性实施例的剖面图。应当理解，为了更 好地理解本公开的发明构思而简化了图2A-2G。集成电路200可以是如下所列之一 可包括 静态随机存储器(SRAM)和/或其他逻辑电路的IC芯片或者其一部分；例如电阻、电容和电 感的无源元件；以及P-沟道场效应晶体管(pFET)、N-沟道场效应晶体管(nFET)、金属氧化 物半导体场效应晶体管(MOSFET)或者互补金属氧化物半导体(CMOS)晶体管的有源器件。 应当注意，可使用CMOS工艺流程来制造集成电路200的一些特征。因此，应当理解，可在图 1的方法100之前、过程中和之后提供额外的工艺，并且这里仅简要地描述一些其他工艺。
参照图l，方法100开始于其中形成第一器件和第二器件的方框110。参照图2A， 示出了具有衬底202和器件204和206的集成电路200。在本实施例中，衬底202是掺杂有 例如硼的P型杂质的P型衬底。在另一个实施例中，衬底202是掺杂有例如砷或磷的N型 杂质的轻掺杂N型衬底。器件204和206可以是二极管、晶体管或者其它电路元件，且器件 204和206可以相同或不同。在本实施例中，器件204和206是均具有N型区和P型区的光 电二极管。为了举例，下述公开将论述具有两个光电二极管204和206的实施例。
光电二极管204和206可操作以感测光，并且可将其称为像素或光传感器元件。器 件204和206的N型区是通过利用例如砷或磷的N型杂质掺杂衬底202形成的N-阱。在 本实施例中，N型区包括从约2X 1017原子/cm3到约2X 1019原子/cm3范围内的掺杂浓度。 可通过调整注入能量来改变N型区的深度。随着深度变化，器件204和206可操作以感测 光的不同光谱。在本实施例中，N型区的深度在从约1.0iim到约1.5iim的范围内。可通过 将衬底202掺杂例如硼的P型杂质来形成器件204和206的P型区。在本实施例中，P型 区是P型衬底202的一部分并且包括从约10"原子/cm3到1017原子/(^3范围内的掺杂浓 度。在本实施例中，通过器件204和206的N型区中的电子收集(或者感测)辐射(例如 光)。如果光感测电子从器件204扩散到相邻器件206或者相反，则可能发生称为"串扰"的光感测错误。光感测错误降低了电路200的理想的光响应特性。本实施例的一个优点是 减少了相邻器件之间的串扰。还应当理解，不要求形成特征的顺序。例如，可在方法100结 束时形成器件204和206。 继续图2A的示例，在器件204和206之间的衬底202中形成浅沟槽隔离(STI)208。 STI208的形成可包括几个步骤。在本实施例中，首先在衬底202上形成焊盘氧化层。该 焊盘氧化层包括氧化硅并且通过光刻胶掩膜形成图案，其中蚀刻掉焊盘氧化层的中间部 分。之后，使用焊盘氧化层的未蚀刻部分作为掩膜，将衬底202的未被焊盘氧化掩膜保护 的部分移除以形成沟槽区209。然后，用介电材料填充沟槽209来形成STI 208。 STI 208 的介电材料可包括氧化硅、氮化硅、氮氧化硅(silicon oxy-nitride)、掺杂氟的硅酸盐 (fluoride-dopedsilicate FSG)和/或本领域已知的低K介电材料。在本实施例中，介电 材料包括氧化硅。STI 208还具有从约500埃到约5000埃范围内的厚度210。在本实施例 中，STI 208具有约3000埃的厚度，并且STI 208还具有小于约1 y m的最大宽度214。
继续图2A的示例，然后在STI 208的任一侧上的器件204和206上形成电介质层 210。在一个实施例中，电介质层210可包括未蚀刻的焊盘氧化层的一部分。在本实施例 中，通过例如化学机械抛光(CMP)的方法移除焊盘氧化层。然后在STI 208任一侧上的器 件204和206之上形成电介质层210。在该实施例中，电介质层210可用作用于晶体管的栅 叠层中的栅电介质，且可用作栅电介质。在本实施例中，电介质层210包括热氧化硅材料。 电介质层210还可包括例如氧化铪Hf02或者硅氧化铪(HfSiO)的高K介电材料。可以通 过例如热氧化、化学气相沉积(CVD)或者原子层沉积(ALD)的工艺来形成电介质层210。可 调整形成工艺来控制电介质层210的厚度212。理想地，栅极电压越高，厚度212越大。例 如，在一个实施例中，对于约3. 3V的栅极电压，电介质层210具有约70埃的厚度212。在另 一个实施例中，对于约2. 5V的栅极电压，电介质层210具有约50埃的厚度212。在又一个 实施例中，对于约1. 2V的栅极电压，电介质层210具有约20埃的厚度212。
所述方法100继续到在其中形成蚀刻停止层的方框130。现在参照图2B，在衬底 202上形成层220。可通过CVD工艺或另外适当的工艺形成层220。在本实施例中，所述层 220包括多晶硅(poly)材料，该多晶硅材料以后可用于在先栅工艺中形成多晶硅栅极或在 后栅工艺中形成虚拟多晶硅栅极。在另一个实施例中，所述层220包括氮化硅材料。所述 层220具有从约300埃到约5000埃范围内的厚度222。在本实施例中，所述层220具有约 1500埃的厚度222。 所述方法100继续到在其中形成图形化硬掩膜的方框140。参照图2C，在本实施 例中，在所述层220上形成硬掩膜层230。硬掩膜层230包括氧化硅。在另一个实施例中， 硬掩膜230包括氮氧化硅(silicon oxy-nitride)。使用例如CVD、物理气相沉积(PVD)或 ALD的方法形成硬掩膜层230。应当理解，可以使用其他技术来图形化硬掩膜层230。硬掩 膜层230还具有从约0. 1 ii m到约10 ii m范围的厚度232。在本实施例中，硬掩膜层230具 有约2iim的厚度232。 现在参照图2D，在硬掩膜层230上形成图形化的光刻胶层240。可通过光刻法、浸 入式光刻法、离子束写入或者其它合适的工艺来形成该图形化的光刻胶层240。例如，光刻 工艺可包括旋转涂覆、软烘焙、曝光、后烘焙、显影、清洗、干燥和其它合适的工艺。图形化的 光刻胶层240包括开口 242，开口 242暴露出下方的硬掩膜230的一部分。在本实施例中，
6开口 242具有近似地等于STI 208的最大宽度214的宽度244。 现在参照图2E，使用合适的蚀刻工艺移除硬掩膜层230的暴露部分，由此形成可 操作以覆盖器件204的部分230A和可操作以覆盖所述器件206的部分230B。所述部分 230A和230B也可称为注入掩膜特征。由于可通过开口 235向衬底202注入杂质离子，所以 开口 235还可称为注入开口区域。所述开口 235的宽度234可以是临界的，并且期望是小 的。如前所述，当前的技术进步需要越来越小的集成电路200。集成电路200的总宽度205 可部分限定集成电路200的尺寸。在器件204和206是光感测像素的实施例中，集成电路 200可具有固定尺寸(或者宽度205)。因此，更窄的开口 235允许像素204和206具有更 宽的表面区域，从而可以感测更多的光信号，并且所述像素204和206可展现更好的光响应 特性。因此，将部分230A和230B分开的开口 235的宽度234更小是有利的。本实施例的 优点是用均包括氧化硅或氮氧化硅(siliconoxy-nitride)材料的部分230A和230B来形 成开口 235。与通过使用光刻胶形成开口的传统方法所形成的开口相比，氧化物或氮氧化 物(oxy-nitride)材料的使用允许部分230A和230B形成的开口 235更小。然后，通过剥 离或灰化工艺移除图形化的光刻胶240。 所述方法IOO继续到在其中向衬底的第二区注入杂质的方框160。现在参考图 2F，在本实施例中，对集成电路200执行注入工艺280，其中例如硼离子的多种P型杂质离 子注入到衬底202中的区250。区250可形成在STI 208下方以使区250部分地包围STI 208。由于用P型杂质掺杂所述区250，所述区250也可称为P阱250。由于注入工艺280 可能损坏器件204和206，尤其是随着注入工艺280注入能量的增加，由此，在注入工艺280 期间，所述部分230A和230B可以用作掩膜(或者注入掩蔽)以防止P型杂质离子渗透到 所述器件204和206中。这样，由注入工艺280形成的区250具有近似地等于开口 235的 宽度234的最大宽度254。另外，随着所述部分230A和230B的厚度232的增加，所述部分 230A和230B在阻挡离子注入上可以更有效。所述部分230A和230B均包括氧化硅或氮氧 化硅(silicon oxy-nitride)材料，与其它材料相比，所述氧化硅或氮氧化硅材料可允许 更大的厚度232。此外，与其它材料相比，所述部分230A和230B中的氧化硅或氮氧化硅 (siliconoxy-nitride)材料本身在阻挡掺杂离子上更为有效。结果，在注入工艺280期间 通过将部分230A和230B用作掩膜，可以使用更大的注入能量而不损坏器件204和206。
所述区250包括可根据注入工艺280的注入能量变化而改变的深度252。在本实施 例中，注入能量大于50千电子伏(KeV)，并且所述区250的深度252在约0. 3 y m到约2 y m 的范围内。在另一个实施例中，注入能量大于1兆电子伏(MeV)。注入工艺280还包括约 IX 1011原子/cm2到约IX 1015原子/cm2的范围内的掺杂物离子剂量水平。在本实施例中， 注入工艺280的剂量水平是约1 X 1013原子/cm2。由注入工艺280形成的所述区250具有 约1 X 1015原子/cm3到1 X 1019原子/cm3范围内的掺杂浓度。在本实施例中，所述区250的 掺杂浓度为约1 X 1017原子/cm3。如图2F所示，在本实施例中，所述区250的深度252大于 STI 208的深度210。由于所述器件204和206的N型区中的电子可以是关于光的信息载 流子，并且重掺杂区250可以用作防止电子载流子从器件204向器件206扩散或从器件206 向器件204扩散的隔离特征，因此区250可降低器件204和206之间的串扰。应当理解，可 将STI 208和区250 —起视为隔离特征。如上所述，本实施例的一个优点是，由于使用了氧 化硅或氮氧化硅(silicon oxy-nitride)硬掩膜230A和230B，因此可以使用高注入能量对区250进行掺杂。结果，由注入工艺280形成的区250可具有更大的深度252并因此作为 器件204和206之间的隔离特征而更有效。 在一个可选的实施例中，在移除光刻胶240之前执行注入工艺280。在又一可选择 的实施例中，没有形成STI 208，重掺杂区250自身用作隔离特征。在另一实施例中，衬底202 是N型衬底或轻掺杂P型衬底，并且所述器件204和206是具有可操作以感测光的P型区的 像素，并且隔离特征250是重掺杂N阱。这些可选择的实施例与本发明的精神和范围相一致。
所述方法100继续到在其中移除硬掩膜的方框170。现在参照图2G，在执行注入 工艺280之后，使用例如湿法蚀刻工艺的合适的工艺来移除部分230A和230B。由于层220 具有相对于部分230A和230B足够的蚀刻选择比，所以层220可用作蚀刻停止层。因此，部 分230A和230B的移除并不移除蚀刻停止层220。还应当理解，方法100继续附加步骤以完 成集成电路200的制造。例如，如在前面提到的，将所述层220图形化以在先栅工艺中形成 多晶硅栅或在后栅工艺中形成虚拟多晶硅栅极。此外，可在所述衬底202上形成多个图形 化的电介质层和导电层以形成配置为耦合所述器件204和206的各种掺杂区的多层互连。 例如，层间电介质层(ILD)和多层互连(MLI)结构可以形成为这样的配置ILD将各MLI结 构与其它MLI结构分隔和隔离。在该示例中，进一步地，MLI结构包括形成在衬底202上的 触点、通孔和金属线。在一个示例中，称为铝互连的MLI结构可包括例如铝、铝/硅/铜合 金、钛、氮化钛、鸨、多晶硅、金属硅化物或者其组合的导电材料。可通过包括CVD、PVD、溅射 或它们的组合的工艺来形成铝互连。其它形成铝互连的制造技术可包括光刻加工和蚀刻， 用于将垂直连接(通孔和触点)和水平连接(导电线)的导电材料图形化。可选地，可使 用铜多层互连来形成金属图形。铜互连结构可包括铜、铜合金、钛、氮化钛、钽、氮化钽、鸨、 多晶硅、金属硅化物或它们的组合。可使用包括CVD、溅射、电镀或其他合适工艺的技术来形 成铜互连。 如先前提到的，由隔离特征250和STI 208所分开的所述器件204和206可以是 各种半导体器件，并且所述器件204和206可以是不同的器件。图3示出了集成电路300 的示例性实施例。在图3中，在衬底302上形成晶体管304、光电二极管306和电容器308。 晶体管304和光电二极管306由浅沟槽隔离(STI)308A和掺杂的隔离特征350A分开。光 电二极管306和电容器308由STI 308B和掺杂的隔离特征350B分开。STI 308A和308B 与前述的STI 208相似。掺杂的隔离特征350A和350B也与前述的隔离特征250相似。晶 体管304包括栅电介质310，所述栅电介质310可由前述的电介质层210形成。晶体管304 还包括至少部分由前述的层220形成的多晶硅栅极320。此外，晶体管304具有轻掺杂源/ 漏区322和重掺杂源/漏区324。晶体管304还包括隔离物326。光电二极管306包括掺 杂了例如磷(phosphorous)或砷的N型杂质的掩埋信号感测区330。光电二极管306还包 括掺杂了例如硼的P型杂质的超浅区332 (extra shallow region)。超浅区332保护下方 的掩埋信号感测区330。 N型区330中的电子用于感测例如光的辐射。衬底302掺杂了例 如硼的P型杂质。在可选的实施例中，掩埋信号感测区330掺杂了例如硼的P型杂质，超浅 区332掺杂了例如磷或砷的N型杂质，并且衬底302掺杂了例如磷或砷的N型杂质。光电 二极管306也可称为掩埋光电二极管306。 此外，电容器308形成在衬底302上并且包括缓冲层350。缓冲层350可由前述 的电介质层210形成。电容器308还包括夹在平行板352和356之间的介电材料354。介
8电材料354可包括氧化硅、氮化硅或氮氧化硅(siliconoxy-nitride)。平行板352和356 可包括金属或多晶硅。在图3所示的实施例中，介电材料354是氧化硅，并且平行板352和 356是多晶硅。可由前述的层220形成所述板352。应当理解，集成电路300可包括由图3 中未示出的额外的隔离特征所分开的额外器件。 总之，此处所公开的方法和器件提供了用于向集成电路注入杂质离子的有效且高 效的途径。该方法和器件包括在衬底中的例如光感测像素的器件上形成电介质层、在电介 质层上形成蚀刻停止层、在蚀刻停止层上形成硬掩膜层，以及图形化硬掩膜层以形成注入 掩膜特征。这样，本实施例提供了优于现有技术器件的几个优点，应当理解，不同实施例可 具有不同的优点。本实施例的一个优点是氧化硅或氮氧化硅(silicon oxy-nitride)硬掩 膜的使用允许更小的注入开口区域，并因而得到更大的像素区域，这可展现更好的光响应 特性。本实施例的另一个优点是氧化硅或氮氧化硅(silicon oxy-nitride)硬掩膜的使用 允许更厚的注入掩膜特征，并因此可在注入工艺中使用更大的注入能量。更大的注入能量 可形成具有更深深度的掺杂区，其中掺杂区可用作隔离特征。隔离特征的深度越深，防止载 流子在相邻像素之间扩散的隔离越有效，这样可以减少串扰并改善像素感测精确度。本实 施例的又一优点是蚀刻停止层可用作移除注入掩膜特征的蚀刻停止层，并且蚀刻停止层还 可用于形成集成电路的其它结构。此外，电介质层可用作栅电介质。 上面已经概括了几个实施例的特征以使本领技术人员可以更好地理解随后的详 细描述。本领域技术人员应当领会到，他们可易于将本申请作为设计或修改其它工艺和结 构的基础来实现与这里所介绍的实施例相同目的和/或达到与这里所介绍的实施例相同 的优点。本领域技术人员还应当认识到此等价的构造不背离本申请的精神和范围，并且在 不背离本申请的精神和范围的情况下，他们可做出各种变化、替代和选择。
权利要求
一种制造半导体器件的方法，包括如下步骤提供半导体衬底；在所述衬底上形成蚀刻停止层；在所述蚀刻停止层上形成硬掩膜层；图形化所述硬掩膜层以包括开口；以及通过所述开口向所述衬底中注入多种杂质。
2. 根据权利要求l所述的方法，还包括如下步骤 在所述衬底中形成第一像素和第二像素；在所述衬底的第一区中形成第一隔离特征，其中所述第一区在所述第一像素和所述第 二像素之间；其中图形化的所述硬掩膜层的所述开口在所述第一像素和所述第二像素之间。
3. 根据权利要求2所述的方法，其特征在于，用第一杂质掺杂所述衬底，并且所述第一 像素和所述第二像素包括掺杂有第二杂质的信号感测区，其中所述第一杂质和所述第二杂 质是不同类型的杂质。
4. 根据权利要求3所述的方法，其特征在于，所述信号感测区由掺杂了与所述第二杂 质不同类型的第三杂质的浅区保护。
5. 根据权利要求3所述的方法，其特征在于，注入杂质离子的步骤包括掺杂第四杂质 以形成第二隔离特征，其中所述第四杂质和所述第一杂质是相同类型的杂质，并且其中所 述第二隔离特征具有比所述衬底更高的掺杂浓度。
6. 根据权利要求3所述的方法，其特征在于，所述第二隔离特征具有从约1X10"原子 /cm3到1 X 1019原子/cm3范围的掺杂浓度，并且所述衬底具有从约1014原子/cm3到1017原 子/cm3范围的掺杂浓度。
7. 根据权利要求2所述的方法，其特征在于，注入多种杂质离子的步骤包括用大于 50KeV的注入能量和从约1 X 1011原子/cm2到约1 X 1015原子/cm2的范围的剂量水平注入 硼离子。
8. —种制造半导体器件的方法，包括如下步骤 在衬底中形成像素和器件；在所述像素和所述器件之间形成第一隔离特征； 在所述衬底上形成多晶硅层； 在所述多晶硅层上形成硬掩膜层；图形化所述硬掩膜层以形成可操作以覆盖所述像素的第一部分和可操作以覆盖所述 器件的第二部分；以及在所述第一隔离特征下方的衬底区域中注入多种杂质离子，由此形成第二隔离特征。
9. 根据权利要求8所述的方法，其特征在于，还包括在形成所述多晶硅层之前，在所述像素和所述器件上形成栅极电介质层；以及 在注入所述杂质离子之后，移除所述第一部分和所述第二部分。
10. 根据权利要求9所述的方法，其特征在于，还包括在移除所述第一部分和所述第二 部分之后形成栅极，其中将所述多晶硅层图形化以形成所述栅极的多晶硅部分，并且将所 述栅极电介质层图形化以形成所述栅极的栅极电介质部分。
11. 根据权利要求10所述的方法，其特征在于，所述栅极电介质层具有从约IO埃到约 250埃范围的厚度，并且所述多晶硅层具有从约300埃到约5000埃的范围的厚度，所述硬掩 膜层具有从约O. lym到约lOiim的范围的厚度，分开所述硬掩膜层的所述第一部分和所述 第二部分的距离小于约lym。
12. 根据权利要求11所述的方法，其特征在于，所述第一隔离特征包括具有从约500埃 到约5000埃范围的厚度的浅沟槽隔离，并且所述第二隔离特征包括具有从约0. 3 ii m到约 2ym范围的深度的P阱，所述P阱通过使用硼离子作为杂质的注入工艺形成，其中所述注入 工艺包括大于50KeV的注入能量和从约1 X 1011原子/cm2到约1 X 1015原子/cm2的范围的 剂量水平。
13. —种制造半导体器件的方法，包括如下步骤 在衬底中形成第一器件和第二器件； 在所述衬底上形成蚀刻停止层； 在所述蚀刻停止层上形成硬掩膜层；将所述硬掩膜层图形化以形成可操作以覆盖所述第一器件的第一部分和可操作以覆 盖所述第二器件的第二部分；以及在所述衬底的区中注入多种杂质离子以在所述第一器件和所述第二器件之间形成掺 杂隔离特征。
14. 根据权利要求13所述的方法，其特征在于，所述蚀刻停止层包括多晶硅或氮化硅， 所述硬掩膜层包括氧化硅或氮氧化硅。
15. 根据权利要求13所述的方法，其特征在于，注入多种杂质的步骤包括用大于50KeV 的注入能量和约1 X 1013原子/cm2的剂量水平注入硼杂质。
全文摘要
本发明提供了一种向集成电路注入杂质离子的方法。所述方法包括在衬底中形成第一像素和第二像素；在所述衬底上形成蚀刻停止层；在所述蚀刻停止层上形成硬掩膜层；图案化所述硬掩膜层以在所述第一像素和所述第二像素之间包括开口；以及通过所述开口注入多种杂质以形成隔离特征。
文档编号H01L21/265GK101783316SQ20091014385
公开日2010年7月21日 申请日期2009年5月31日 优先权日2009年1月16日
发明者刘人诚, 庄俊杰, 杨敦年, 林政贤, 洪志明, 王文德, 陈保同 申请人:台湾积体电路制造股份有限公司