电容性元件的制作方法

专利名称：电容性元件的制作方法
技术领域：
本发明涉及采用形成在衬底上的布线作为电极的电容性元件
(capacitative element)
背景技术：
在半导体集成电路中，以多种方式来设计采用形成在半导体衬底上的布线作为电极的电容性元件。例如，在日本专利早期公开No. Sho 64-084616 (下文中称为专利文献1)中公开的电容性元件具有这样一种结构，其中第一电极和第二电极分别被形成为下凹梳状的形状，并且第一电极中具有各个下凹梳状部分(这些部分通过电介质彼此啮合)的多个层被层叠。在该电容性元件中，电极结构以这样的方式反转，该方式使得第一电极和第二电极在上层和下层中彼此面对。
另外，日本专利早期公开No. 2000-252428 (下文中称为专利文献2)公开了一种电容性元件，该元件的构造方式使得第一电极和第二电极交替地部署在第一层中，且第一 电极和第二电极交替地部署在第二层中以便与第一层中的第一电极和第二电极交叉，并且该图案被重复形成。在这种情况下，第一和第二层中的第一电极以及第一和第二层中的第二电极分别通过过孔彼此相连。
另外，美国专利No. 6，690，570 (下文中称为专利文献3)公开了一种电容性元件，该元件的构造方式使得在第一层和第二层的每一个中，第一电极和第二电极被交替部署在相同方向上，并且在第三层和第四层的每一个中，第一电极和第二电极被交替部署在相同方向上，该方向与第一层和第二层的每一个中的第一电极和第二电极的部署方向垂直相交。在这种情况下，第一至第四层中的第一电极和第一至第四层中的第二电极分别通过过孔彼此相连。另外，日本专利申请No. 2005-108874 (下文中称为专利文献4)公开了一种电容性元件，该元件具有一个电极被另一个电极屏蔽(shield)的功能。在该电容性元件中，具有下凹梳状形状的第一电极和具有另一下凹梳状形状的第二电极通过第一层中的电介质彼此啮合，并且具有下凹梳状形状的第一电极在外部的三个侧面上被具有另一下凹梳状形状的第二电极所包围。
上述任何一种电容性元件都具有这样一种结构，该结构使得在采用布线的同时充分获得了每单位面积的电容。

发明内容
然而，在专利文献1、 2和3中公开的电容性元件中的每一种具有这样的结构，即外部电容性耦合很容易被加到电容性元件的两个电极上。外部电容性耦合对模拟电路的特性产生了不好的影响。另外，在专利文献4中描述的电容性元件的情况下，尽管屏蔽结构是由外部第二电极形成的，但是第二电极的下凹梳状部分在某一层中彼此相邻，因而每单位面积的电容丢失。
为了解决上述问题做出了本发明，因此，希望提供一种能够充分地获得每单位面积的电容、同时抑制外部电容性耦合的电容性元件。
为了达到上述要求，根据本发明的一个实施例，提供了一种电容性元件，包括形成在衬底上的第一电极；以及第二电极，所述第二电极被设置为在第一电极和第二电极之间夹有电介质，并且沿着衬底的表面在四个侧面上包围第一电极。
根据本发明的实施例，在组成电容性元件的第一电极和第二电极中，第二电极被形成为在四个侧面上包围第一电极。因此，基于由第二电极提供的屏蔽效应，可以抑制外部电容性耦合。
另外，在本发明的实施例中， 一个单位电容性元件包括第一电极和第二电极，并且多个单位电容性元件沿着衬底的表面彼此相连，从而构造了一个单位电容性元件层。而且，多个单位电容性元件层在垂直于衬底的表面的方向上层叠。
4结果，可以充分地获得每单位面积的电容，同时产生由第二电极提供的屏蔽效应。
另外，根据本发明，位于单位电容性元件层内部的第二电极的一部分和第一电极沿着衬底的表面在四个侧面上被第二电极的最外侧部分所包围。另外，与第二电极导通的屏蔽电极被形成在单位电容性元件层的最上层和最下层中的至少一个上。
结果，可以进一步增强由第二电极提供的屏蔽效应。
如前所述，根据本发明，可以提供这样一种电容性元件，该元件在采用形成在衬底上的布线作为电容性元件的电极时，能够充分地获得每单位面积的电容，同时抑制外部电容性耦合。


图1A至1C分别是示出本发明的电容性元件的单位电容性元件的结构的示意性透视图2A至2C分别是示出通过将图1A至1C中所示的单位电容性元件
彼此组合而获得的电容性元件层的结构的顶视图3是示出通过在图2A中所示的作为第一层的单位电容性元件层之
上堆叠图2B中所示的作为第二层的单位电容性元件层所构造的电容性元
件的顶视图4是示出采样-保持电路的配置的电路图5是说明图4中所示的采样-保持电路的操作的定时图6是示出根据本发明第一实施例的电容性元件的结构的透视图7A至7C分别是示出第一实施例的电容性元件的第一层的电容性元
件层、第二层的电容性元件层和第三层的电容性元件层的结构的顶视图；图8是示出根据本发明第二实施例的电容性元件的结构的透视图；图9A至9C分别是示出第二实施例的电容性元件的第一层的电容性元
件层、第二层的电容性元件层和第三层的电容性元件层的结构的顶视图；图IO是示出根据本发明第三实施例的电容性元件的结构的透视图；图IIA至IIC分别是示出第三实施例的电容性元件的第一层的电容性元件层、第二层的电容性元件层和第三层的电容性元件层的结构的顶视
图12是示出根据本发明第四实施例的电容性元件的结构的透视图；图13A至13C分别是示出第四实施例的电容性元件的第一层的电容性
元件层、第二层的电容性元件层和第三层的电容性元件层的结构的顶视
图14是示出根据本发明第五实施例的电容性元件的结构的透视图；图15A至15C分别是示出第五实施例的电容性元件的第一层的电容性
元件层、第二层的电容性元件层和第三层的电容性元件层的结构的顶视
图16是示出根据本发明第六实施例的电容性元件的结构的透视图；图17A至17E分别是示出第六实施例的第一层的屏蔽电极、第二层的
电容性元件层、第三层的电容性元件层、第四层的电容性元件层和第五层
的电容性元件的屏蔽电极的结构的顶视图。
具体实施例方式
下面将参考附图详细描述本发明的优选实施例。单位电容性元件的结构
图1A至1C分别是示出本发明的电容性元件的第一至第三示例的单位电容性元件的结构的示意性透视图。本发明的电容性元件采用了在半导体衬底(作为衬底示例)上形成的布线来作为其电极，并且被分层构造，每层中都形成有布线。
单位电容性元件具有这样一种结构，其中电介质被插入在各自利用布线形成的第一电极10和第二电极20之间。如图1A至1C中的每一幅所示，单位电容性元件包括第一电极10和第二电极20。在这种情况下，第二电极20被设置为通过电介质面向第一电极10，并且沿着半导体衬底的表面在所有四个侧面上包围第一电极10。这里，尽管未示出电介质，但是在第一电极10和第二电极20之间设置了电介质。
本发明的电容性元件采用了这样一种结构，即在半导体衬底上形成的布线层中，第二电极20在所有四个侧面上包围第一电极10。只有利用该单位电容性元件的结构，第一电极IO才被第二电极20屏蔽，并且因而外部的电容性耦合才很难被加到第一电极10上。另外，第一电极IO可以具有任意形状，只要第一电极10在所有四个侧面上被第二电极20包围即可。
图2A至2C分别是示出通过分别按不同方式将图1A至1C中所示的单位电容性元件彼此组合而获得的第一至第三示例的电容性元件层的结构的顶视图。
图2A中所示第一示例的单位电容性元件层具有这样一种结构，即多个单位电容性元件(每个如图1A中所示)沿着半导体衬底的表面彼此相连。在这种情况下，每一相邻的两个单位电容性元件的第二电极20的每一相邻的两个部分彼此共享。在图2A中所示第一示例的单位电容性元件层的情况下，五个单位电容性元件横向彼此相连。另外，每个单位电容性元件的第一电极IO在所有四个侧面上被与第一电极IO—同组成相应的一个单位电容性元件的第二电极20的相应部分所包围。另外，就通过彼此相连五个单位电容性元件(每个如图1A所示)而构造的整个单位电容性元件层而言，五个第一电极IO和第二电极20中位于整个单位电容性元件层内部的四个部分在所有四个侧面上被第二电极20的最外侧部分所包围。
图2B中所示第二示例的单位电容性元件层具有这样一种结构，即多个单位电容性元件(每个如图1A中所示)沿着半导体衬底的表面彼此相连，另外图1B中所示的单位电容性元件在与多个单位电容性元件(每个如图1A所示)的部署方向垂直相交的方向上连接到该多个单位电容性元件(每个如图1A所示)。具体而言，在图2B中所示第二示例的单位电容性元件层中，六个单位电容性元件彼此相连。在这种情况下，在六个单位电容性元件中，五个单位电容性元件在与图2A中所示的第一层相同的方向上彼此相连，但是另有一个单位电容性元件在与这五个单位电容性元件的部署方向垂直相交的方向上连接到这五个单位电容性元件的一端。在与这五个单位电容性元件的部署方向垂直相交的方向上相连的一个单位电容性元件的第一电极IO被用于构造两端子电容性元件。这将稍后描述。
同样在图2B中所示的单位电容性元件层的情况下，每个单位电容性元件的第一电极IO在所有四个侧面上被与第一电极IO—同组成相应的一个单位电容性元件的第二电极20的相应部分所包围。另外，就通过彼此相连六个单位电容性元件而构造的整个单位电容性元件层而言，六个第一电极10和第二电极20中位于整个单位电容性元件层内部的五个部分在所有四个侧面上被第二电极20的最外侧部分所包围。
图2C中所示的单位电容性元件层具有与图2A中所示第一层中的单位电容性元件层相同的结构。然而，在这种情况下，图2C中所示五个单位电容性元件的第一电极IO的部署方向与图2A中所示五个单位电容性元件的第一电极10的部署方向垂直相交。
在图2A至2C所示的每个单位电容性元件中，由于作为第一电极10和第二电极20的相应部分之间的间隔的布线宽度"d"较窄，因此获得了高电容。另外，由于每个第一电极10的圆周长度较长，因此获得了高电容。这一结构提供了与现有技术中相同的效果，利用该结构，细长布线在采用布线的电容性元件中彼此平行地布置。因而，可以增大每单位面积的电容。当然，被第二电极20的相应部分包围的第一电极10被第二电极20的相应部分屏蔽。
注意，这里例示了单位电容性元件层的三种结构。然而，可以采用这样一种结构，其中多个单位电容性元件沿着半导体衬底的表面以矩阵形式彼此相连，或者也可以采用任何其他合适的组合来作为该结构。另外，电容性元件层可以以仅仅单层(其中每一层是单位电容性元件层)的形式来构造，或者电容性元件层可以通过在垂直于半导体衬底的表面的方向上层叠多个单位电容性元件层来构造。
使用了多个图2A至2C中所示的单位电容性元件层在垂直于半导体衬底的表面的方向上被层叠的多层结构，从而构造了一种电容性元件，其中第一电极中的每一个被第二电极的相应部分屏蔽。
当使用多层结构时，其中第一和第二层的第一电极彼此重叠的部分与其中第一和第二层的第二电极彼此重叠的部分分别通过过孔彼此相连。结
8果，获得了这样一种电容性元件，其中第二层布线和第一层布线被短路，
并且第一电极10中的每一个被第二电极20的相应部分所覆盖。
就此而言，当图2B中所示的单位电容性元件层被用作第二层的单位电容性元件层时，分别从被部署为彼此垂直相交的单位电容性元件中抽取出共同的一个端子，从而使得可以容易地构造两端子电容性元件。
图3是示出这样一种状态的顶视图，其中图2B中所示的单位电容性元件层(作为第二层)被堆叠在图2A中所示的单位电容性元件层(作为第一层)之上。如图3所示，单位电容性元件的集合以及多个单位电容性元件层通过过孔(每个在图3中由标记X指示)被短路，从而使得可以形成这样一种两端子电容性元件，其中第一电极10中的每一个被第二电极20的相应部分屏蔽。
另外，本实施例的该电容性元件层采用了这样一种结构，即第一电极IO和第二电极20被必然地、交替地部署在同一层内，并且因而相同电极并不彼此相邻地部署。因此，与现有电容性元件的结构的情况(其中在外围部分中，相同电极彼此相邻地部署)相比，可以增大每单位面积的电容。
这里，将描述屏蔽功能的效果。为了在以CMOS (互补金属氧化物半导体)工艺获得的模拟电路中实现模数转换器、数模转换器、滤波器电路等，在某些情况下采用了采样-保持电路。接着，现在将描述当本发明的电容性元件被应用于简单的采样-保持电路时的效果。
图4是示出采样-保持电路的配置的电路图。采样-保持电路由三个开关Sl、 S2和S3控制。开关Sl的一个端子(反相输入端子)连接到运算放大器Al的一个端子和电容性元件Cl的一个端子中的每一个，并且开关Sl的另一个端子连接到运算放大器Al的输出端子和开关S3的另一个端子中的每一个。
开关S2的一个端子连接到Vin，并且开关S2的另一个端子连接到电容性元件Cl的另一个端子和开关S3的一个端子中的每一个。运算放大器Al的正(+)端子(非反相输入端子)连接到参考电压Vref。
接下来，将描述图4中所示的采样-保持电路的两种工作状态。其中开关Sl和S2中的每一个处于ON (接通)状态并且开关S3处于OFF (关断)状态的工作状态是采样模式。在采样模式中，运算放大器Al工作在缓冲器状态中，因此Vout-Vb Vref (其中Vb是节点B处的电压)并且Vin-Va的关系成立。此时，电容性元件C1被充电以电荷量K电容性元件CI的电容)x(Vin-Vref))。
其中开关SI和S2中的每一个处于OFF状态并且开关S3处于ON状态的工作状态为保持模式。在保持模式中，关系Vb Vref成立，因为节点B在通过电容性元件Cl对运算放大器Al进行负反馈的状态中被虚拟接地。
当从开关S1、 S2和S3生成的电荷被忽视时，关系Va-Vout-Vin成立，因为累积在电容性元件Cl中的电荷被保留。当信号线DX被布线在图3中所示的采样-保持电路附近时，在节点A和信号线DX之间发生寄生电容Cpa。另外，在节点B和信号线DX之间发生寄生电容Cpb。
当信号Vin、 VDX等以如图5的定时图所示的方式被输入时，图4中所示的采样-保持电路在从t0到tl的时间段内变为采样模式，并且在tl时和tl之后变为保持状态。另外，在从tl到t2的时间段内，关系Vout =Vin成立。
下面将描述当图4中所示的采样-保持电路处于保持状态时、在布线DX的电压VDX在t2定时从0 V改变到Vd的情况下的电路操作。当布线DX的电压VDX从0改变到Vd时，(Cpa x Vd)的电荷量通过寄生电容Cpa被传送到节点A。 (Cpa x Vd)的电荷量是通过运算放大器Al的输出端子提供的，因为在节点A和运算放大器Al的输出端子之间产生短路。因此，即使当寄生电容Cpa寄生在节点A上时，采样-保持电路的输出值Vout也保持在Vin。
另外，当布线DX的电压VDX从0 V改变到Vd时，(CpbxVd)的电荷量通过寄生电容Cpb被传送到节点B。此时，(Cpb x Vd)的电荷量被原样保持，因为电荷无论如何都不会提供到节点B。结果，电容性元件Cl中的电荷量变为((Cl的电容)x (Vin - Vref) + Cpb x Vd}，并且因而输出电压Vout变为(Vin + Cpb x Vd/Cl)。这表示在当图4中所示的采样-保持电路处于保持状态时信号DX的电压VDX改变的情况下，发生(Cpb xVd/Cl)的误差。
由于当本发明被应用于电容性元件Cl时寄生电容Cpb很难发生，因此关系Vout -Vin成立，并且因而输出了来自原始电路特性的电压。当使用现有的电容性元件时，需要采取某一种类的措施以减小该误差。因此，采取措施以应对误差电压导致芯片面积的增大。本实施例的电容性元件被用在以上述方式利用采样和保持的电路中，这使得可以获得改善模拟电路的特性和减小芯片面积的效果。
第一实施例
图6是示出根据本发明第一实施例的电容性元件的结构的透视图，并且图7A至7C分别是第一实施例的电容性元件的第一至第三层的顶视图。具体而言，图7A示出了第一实施例的电容性元件的第一层的结构，图7B示出了第一实施例的电容性元件的第二层的结构，图7C示出了第一实施例的电容性元件的第三层的结构。如图7A至7C所示，第一层中第一电极10中的每一个具有细长的杆状形状，并且第二电极20被形成为包围第一电极10。这一结构提供了这样的单位电容性元件层，其中多个单位电容性元件(每个如图1A至1C中的任一个所示)沿着半导体衬底(未示出)的表面彼此相连。
在图7A所示的第一层的结构中，五个单位电容性元件横向彼此相连，并且每一相邻的两个单位电容性元件的第二电极20的每一相邻的两个部分彼此共享。结果，各个单位电容性元件的第一电极10中的每一个在所有四个侧面上被第二电极20的相应部分所包围。因而，获得了这样一种结构，其中与外部布线的电容性耦合很难被加到第一电极10中的每一个上。
具有以下结构的单位电容性元件层被设在第二层中与各个单位电容性元件的五个第一电极10中的每一个垂直相交的单位电容性元件的第一电极10与第一层类似地被设在单位电容性元件层的末端部分(endportion)中。图7B所示第二层中的结构具有六个单位电容性元件，其中五个单位电容性元件具有设在与第一层相同的方向上的各个第一 电极10 ，并且另一个单位电容性元件具有设在与那五个单位电容性元件的五个第一
电极的部署方向垂直相交的方向上的第一电极10。另外，在一些部分(每个部分在图7A和7B中由标记X指示)中分别设有过孔，在这些部分中，当从垂直于衬底表面的方向看时，第一和第二层的第一电极10彼此重叠，并且第一和第二层的第二电极20彼此重叠。结果，第一和第二层的第一电极以及第一和第二层的第二电极各自变为导通状态。
图7C中所示的第三层具有与图7A中所示的第一层相同的结构。也就是说，其中具有被第二电极20的相应部分所包围的各个第一电极10的多个单位电容性元件横向彼此相连的单位电容性元件层被设在第三层中。结果，各个单位电容性元件的第一电极10中的每一个在所有四个侧面上被第二电极20的相应部分所包围。
在图7C所示第三层的结构中，五个单位电容性元件横向彼此相连，并且每一相邻的两个单位电容性元件的第二电极20的每一相邻的两个部分彼此共享。结果，各个单位电容性元件的第一电极10中的每一个在所有四个侧面上被第二电极20的相应部分所包围。因而，获得了这样一种结构，其中与外部布线的电容性耦合很难被加到第一电极10中的每一个上。
在一些部分中分别设有过孔，在这些部分中，当从垂直于衬底表面的方向看时，第二和第三层的第一电极10彼此重叠，并且第二和第三层的第二电极20彼此重叠。结果，第二和第三层的第一电极以及第二和第三层的第二电极各自变为导通状态。
在第一实施例中，电容器由同一层内的第一电极10和第二电极20组成。另外，设置了过孔，通过这些过孔每一相邻的两层的第一电极和每一相邻的两层的第二电极彼此相连，从而在第一电极10的每个过孔和第二电极20的每个过孔之间也构造了电容器。结果，可以增大每单位面积的
电^* o
应当注意，尽管第一实施例采用了这样的结构，即第一电极中的每一个在所有四个侧面上被第二电极的相应部分所包围，但是只要采用该结构，则获得第一电极中的每一个与外部之间的导通是不可能的。为了应对
12该何题，在作为第二层的最外侧圆周的第二电极20的一部分中设置缝隙21，以便将在所有四个侧面上被第二电极20的相应部分所包围的第一电极10中的每一个连接到外部。另外，通过缝隙21设置了到第一电极10中的相应一个的连接端子11。结果，构造了这样一种电容性元件，其具有连接端子11和包围外圆周的第二电极20的最外侧部分这两个端子，并且被第二电极20屏蔽。第二实施例
图8是示出根据本发明第二实施例的电容性元件的结构的透视图，并且图9A至9C分别是第二实施例的电容性元件的第一至第三层的顶视图。具体而言，图9A示出了第二实施例的电容性元件的第一层的结构，图9B示出了第二实施例的电容性元件的第二层的结构，图9C示出了第二实施例的电容性元件的第三层的结构。如图9A至9C所示，第一层中第一电极10中的每一个具有细长的杆状形状，并且第二电极20被形成为包围第一电极10。这一结构提供了这样的单位电容性元件层，其中多个单位电容性元件(每个如图1A至1C中的任一个所示)沿着半导体衬底(未示出)的表面彼此相连。
在图9A所示的第一层的结构中，五个单位电容性元件横向彼此相连，并且每一相邻的两个单位电容性元件的第二电极20的每一相邻的两个部分彼此共享。结果，各个单位电容性元件的第一电极10中的每一个在所有四个侧面上被第二电极20的相应部分所包围。因而，获得了这样一种结构，其中与外部布线的电容性耦合很难被加到第一电极10中的每一个上。
图9B中所示的第二层的单位电容性元件层具有与图9A中所示的第一层的单位电容性元件层相同的结构。然而，第二层的单位电容性元件层的第一电极10中的每一个被部署在与第一层的单位电容性元件层的第一电极10的部署方向垂直相交的方向上。在图9B所示的第二层的结构中，每两个单位电容性元件的第二电极20的每一相邻的两个部分彼此共享。结果，第一电极10中的每一个在所有四个侧面上被第二电极20的相应部分所包围。因而，获得了这样一种结构，其中与外部布线的电容性耦合很难
13被加到第一电极10中的每一个上。
图9C中所示的第三层的结构具有与第一层的结构相同的形状。结果，第三层中各自在所有四个侧面上被第二电极20的相应部分所包围的第一电极IO被布置在与第二层中的第一电极IO垂直相交的方向上。在图9C所示的第三层的结构中，五个单位电容性元件横向彼此相连，并且每一相邻的两个单位电容性元件的第二电极20的每一相邻的两个部分彼此共享。结果，各个单位电容性元件的第一电极10中的每一个在所有四个侧面上被第二电极20的相应部分所包围。因而，获得了这样一种结构，其中与外部布线的电容性耦合很难被加到第一电极10中的每一个上。
对于第一至第三层，在一些部分(每个在图9A和9B中由标记X指示)中分别设置了过孔，在这些部分中，当从垂直于衬底表面的方向看时，第一和第二层的第一电极10彼此重叠，并且第一和第二层的第二电极20彼此重叠。另外，在一些部分中分别设置了过孔，在这些部分中，当从垂直于衬底表面的方向看时，第二和第三层的第一电极10彼此重叠，并且第二和第三层的第二电极20彼此重叠。在第二实施例中，电容器由同一层内的第一电极IO和第二电极20组成。另外，设置了过孔，通过这些过孔每一相邻的两层的第一电极和每一相邻的两层的第二电极分别彼此相连，从而在第一电极10的每个过孔和第二电极20的每个过孔之间也构造了电容器。结果，可以增大每单位面积的电容。
应当注意，尽管第二实施例采用了这样的结构，即第一电极10中的每一个在所有四个侧面上被第二电极20的相应部分所包围，但是只要采用该结构，则获得第一电极中的每一个与外部之间的导通是不可能的。为了应对该问题，在作为第二层的最外侧圆周的第二电极20的一部分中设置缝隙21，以便将在所有四个侧面上被第二电极20的相应部分所包围的第一电极10中的每一个连接到外部。另外，通过缝隙21设置了到第一电极10中的相应一个的连接端子11。
在第二实施例的电容性元件中，使得第二层中第一电极10的部署方向与第一和第三层中第一电极10的部署方向垂直相交。另外，第一和第二层的第一电极10以及第一和第二层的第二电极通过第一电极中的过孔和第二电极中的过孔各自变为导通状态。由于第二电极20的一部分和第一电极10完全以矩阵形式部署，因此获得了这样一种结构，利用该结构，与第一实施例的电容性元件的情况相比可以减小寄生电容。
第三实施例
图10是示出根据第三实施例的电容性元件的结构的透视图，并且图IIA至IIC分别是第三实施例的电容性元件的第一至第三层的顶视图。具体而言，图IIA示出了第三实施例的电容性元件的第一层的结构，图11B示出了第三实施例的电容性元件的第二层的结构，图IIC示出了第三实施例的电容性元件的第三层的结构。如图11A至11C所示，第一层中第一电极10中的每一个具有细长的杆状形状，并且第二电极20被形成为包围第一电极10。这一结构提供了这样的单位电容性元件层，其中多个单位电容性元件(每个如图1A至1C中的任一个所示)沿着半导体衬底(未示出)的表面彼此相连。
在图11A所示的第一层的结构中，八个单位电容性元件横向彼此相连，并且每一相邻的两个单位电容性元件的第二电极20的每一相邻的两个部分彼此共享。结果，各个单位电容性元件的第一电极10中的每一个在所有四个侧面上被第二电极20的相应部分所包围。因而，获得了这样一种结构，其中与外部布线的电容性耦合很难被加到第一电极10中的每一个上。
具有以下结构的单位电容性元件层被设在第二层中各自具有与第一层中的单位电容性元件的第一电极10中的每一个垂直相交的第一电极10的多个单位电容性元件与第一层类似地被设在单位电容性元件层的末端部分中。在图IIB所示的第二层的结构中，具有与在和第一层中相同方向部署的第一电极10垂直相交的各个第一电极10的单位电容性元件被以与第一层中相同的方向部署，且每两个第一电极10中部署一个。
图IIC中所示的第三层具有与图IIA中所示的第一层相同的结构。也就是说，其中具有各个第一电极10 (每个第一电极10在所有四个侧面上被第二电极20所包围)的多个单位电容性元件横向彼此相连的单位电容性元件层被设在第三层中。在图IIC所示的第三层的结构中，八个单位电容性元件横向彼此相连，并且每一相邻的两个单位电容性元件的第二电极
20的每一相邻的两个部分彼此共享。结果，各个单位电容性元件的第一电 极10中的每一个在所有四个侧面上被第二电极20的相应部分所包围。
对于第一至第三层，在一些部分(每个在图IIA和IIB中由标记X指 示)中分别设置了过孔，在这些部分中，当从垂直于衬底表面的方向看 时，每一相邻的两层的第一电极10彼此重叠，并且每一相邻的两层的第 二电极20的一部分彼此重叠。在第三实施例中，电容器由同一层内的第 一电极IO和第二电极20组成。另外，设置了过孔，通过这些过孔每一相 邻的两层的第一电极和每一相邻的两层的第二电极的一部分分别彼此相 连，从而在第一电极10的每个过孔和第二电极20的每个过孔之间也构造 了电容器。结果，可以增大每单位面积的电容。
另外，在图IIB所示的第二层中，为了外部连接到第一电极IO，在设 在第二层内的单位电容性元件层的末端部分中的各个单位电容性元件中， 设置了缝隙21以便分别对应于这些单位电容性元件。另外，通过缝隙21 分别设置了到第一电极10的连接端子11。由于在第三实施例中，在第二 层内的电容性元件层的末端部分中设置了四个单位电容性元件，因此提供 了四个缝隙21和四个连接端子11，以便分别对应于设在其末端部分中的 四个单位电容性元件。结果，可以构造具有四个连接端子11并且第二电 极20的最外侧部分包围外圆周的多端子电容性元件。在第三实施例中， 可以构造这样一种电容性元件，其中无论多端子类型如何，第一电极10 都被第二电极20屏蔽。
第四实施例
图12是示出根据第四实施例的电容性元件的结构的透视图，并且图 13A至13C分别是第四实施例的电容性元件的第一至第三层的顶视图。具 体而言，图13A示出了第四实施例的电容性元件的第一层的结构，图13B 示出了第四实施例的电容性元件的第二层的结构，图13C示出了第四实施 例的电容性元件的第三层的结构。如图13A至13C所示，第一层中第一电 极10中的每一个具有细长的杆状形状，并且第二电极20被形成为包围第 一电极10。这一结构提供了这样的单位电容性元件层，其中多个单位电容性元件(每个如图1A至1C中的任一个所示)沿着半导体衬底(未示出) 的表面彼此相连。
在图13A所示的第一层的结构中，八个单位电容性元件横向彼此相 连，并且每一相邻的两个单位电容性元件的第二电极20的每一相邻的两 个部分彼此共享。结果，各个单位电容性元件的第一电极10中的每一个 在所有四个侧面上被第二电极20的相应部分所包围。因而，获得了这样 一种结构，其中与外部布线的电容性耦合很难被加到第一电极10中的每 一个上。
图13B中所示的第二层被构造为这样一种单位电容性元件层的形式， 其中第一电极10被部署在与第一层中第一电极10的部署方向垂直相交的 方向上，并且多个单位电容性元件(每个由第一电极10和在所有四个侧 面上包围第一电极10的第二电极20组成)以矩阵形式彼此相连。在图 13B所示的第二层的结构中，第二层的八个第一电极IO (每个第一电极IO 与第一层的两个第一电极10导通)被沿着第一层的第一电极10的延伸方 向设置。也就是说，四个第一电极10被部署在图中的横向方向上，并且 八个第一电极IO被部署在图中的纵向方向上。另外，第二电极20被设置 为总地包围这三十二个第一电极10。
图13C中所示的第三层具有与图13A中所示的第一层相同的结构。也 就是说，其中具有各个第一电极10 (每个第一电极10在所有四个侧面上 被第二电极20所包围)的多个单位电容性元件横向彼此相连的单位电容 性元件层被设在第三层中。在图13C所示的第三层的结构中，八个单位电 容性元件横向彼此相连，并且每一相邻的两个单位电容性元件的第二电极 20的每一相邻的两个部分彼此共享。结果，各个单位电容性元件的第一电 极10中的每一个在所有四个侧面上被第二电极20的相应部分所包围。
对于第一至第三层，在一些部分(每个在图13A和13B中由标记X指 示)中分别设置了过孔，在这些部分中，当从垂直于衬底表面的方向看 时，每一相邻的两层的第一电极10彼此重叠，并且每一相邻的两层的第 二电极20的一部分彼此重叠。在第四实施例中，电容器由同一层内的第 一电极IO和第二电极20组成。另外，设置了过孔，通过这些过孔每一相邻的两层的第一电极和每一相邻的两层的第二电极的一部分分别彼此相
连，从而在第一电极10的每个过孔和第二电极20的每个过孔之间也构造 了电容器。结果，可以增大每单位面积的电容。
另外，在图13B所示的第二层中，为了外部连接到第一电极IO，在设 在第二层内的单位电容性元件层的末端部分中的各个单位电容性元件中， 设置了缝隙21以便分别对应于这些单位电容性元件。另外，通过缝隙21 分别设置了到第一电极10的连接端子11。由于在第四实施例中，在第二 层内的电容性元件层的末端部分中设置了四个单位电容性元件，因此提供 了四个缝隙21和四个连接端子11，以便分别对应于设在其末端部分中的 四个单位电容性元件。结果，可以构造具有四个连接端子11并且第二电 极20的最外侧部分包围外圆周的多端子电容性元件。在第四实施例中， 可以构造这样一种电容性元件，其中无论多端子类型如何，第一电极10 都被第二电极20屏蔽。
在第四实施例的电容性元件中，使得第二层中第一电极10的部署方 向与第一和第三层中第一电极10的部署方向垂直相交，并且因而第二层 的第一电极10被部署成矩阵形式，从而与第三实施例的电容性元件的情 况下相比可以减小寄生电容。
第五实施例
图14是示出根据第五实施例的电容性元件的结构的透视图，并且图 15A至15C分别是第五实施例的电容性元件的第一至第三层的顶视图。具 体而言，图15A示出了第五实施例的电容性元件的第一层的结构，图15B 示出了第五实施例的电容性元件的第二层的结构，图15C示出了第五实施 例的电容性元件的第三层的结构。如图15A至15C所示，第一层中第一电 极10中的每一个具有细长的杆状形状，并且第二电极20被形成为包围第 一电极10。这一结构提供了这样的单位电容性元件层，其中多个单位电容 性元件(每个如图1A至1C中的任一个所示)沿着半导体衬底(未示出) 的表面彼此相连。
在图15A所示的第一层的结构中，五个单位电容性元件横向彼此相 连，并且每一相邻的两个单位电容性元件的第二电极20的每一相邻的两
18个部分彼此共享。结果，各个单位电容性元件的第一电极10中的每一个 在所有四个侧面上被第二电极20的相应部分所包围。因而，获得了这样 一种结构，其中与外部布线的电容性耦合很难被加到第一电极10中的每 一个上。
在图15B所示的第二层的结构中，设在与第一层的第一电极10和第 二电极20的部署方向相同方向上的第一电极10和第二电极20分别被整体 形成为下凹梳状的形状，并且第一电极IO和第二电极20被设置为通过电 介质彼此啮合。因而，构造了这样一种单位电容性元件层，其中第二电极 20被设置为在最外圆周中在所有四个侧面上包围第一电极10。
在图15B所示的第二层的结构中，五个单位电容性元件横向彼此相 连，并且五个单位电容性元件的第一电极10的下凹梳状部分的一端彼此 相连以获得下凹梳状的形状。另一方面，第二电极20的下凹梳状部分被 设置为与第一电极10的下凹梳状部分相啮合。而且，第二电极20的最外 侧部分包围最外侧圆周。
图15C中所示的第三层具有与图15A中所示的第一层相同的结构。也 就是说，在第三层中设置了这样的单位电容性元件层，其中具有各个第一 电极10 (每个第一电极10在所有四个侧面上被第二电极20所包围)的多 个单位电容性元件横向彼此相连。结果，各个单位电容性元件的第一电极
10中的每一个在所有四个侧面上被第二电极20的相应部分所包围。
在图15C所示的第三层的结构中，五个单位电容性元件横向彼此相 连，并且每一相邻的两个电容性元件的第二电极20的每一相邻的两个部 分彼此共享。结果，各个单位电容性元件的第一电极10中的每一个在所 有四个侧面上被第二电极20的相应部分所包围。因而，获得了这样一种 结构，其中与外部布线的电容性耦合很难被加到第一电极10中的每一个 上。
对于第一至第三层，在一些部分(每个在图15A和15B中由标记X指 示)中分别设置了过孔，在这些部分中，当从垂直于衬底表面的方向看 时，每一相邻的两层的第一电极10彼此重叠，并且每一相邻的两层的第 二电极20的一部分彼此重叠。在第五实施例中，电容器由同一层内的第一电极IO和第二电极20组成。另外，设置了过孔，通过这些过孔每一相 邻的两层的第一电极和每一相邻的两层的第二电极的一部分分别彼此相 连，从而在第一电极10的每个过孔和第二电极20的每个过孔之间也构造 了电容器。结果，可以增大每单位面积的电容。
另外，在第二层中的第二电极20的一部分中设置了缝隙21，并且通 过缝隙21设置了到第一电极IO的连接端子11。结果，构造了这样一种电 容性元件，其具有连接端子11和包围最外侧圆周的第二电极20的一部分 这两个端子，并且被第二电极20屏蔽。
第六实施例
图16是示出根据第六实施例的电容性元件的结构的透视图，并且图 17A至17E分别是第六实施例的电容性元件的第一至第五层的顶视图。具 体而言，图17A示出了第六实施例的电容性元件的第一层的结构，图17B 示出了第六实施例的电容性元件的第二层的结构，图nc示出了第六实施 例的电容性元件的第三层的结构，图17D示出了第六实施例的电容性元件 的第四层的结构，图17E示出了第六实施例的电容性元件的第五层的结 构。第六实施例的电容性元件具有屏蔽结构，该结构相对于图6和图7A 至7C中所示的第一实施例的电容性元件得到了进一步的增强。
也就是说，尽管图6和图7A至7C中所示的第一实施例的电容性元件 被构造为具有第一至第三层，但是在第六实施例的电容性元件的第二至第 四层中使用了与第一实施例的电容性元件的第一至第三层完全相同的结 构。而且，各自与第二电极20导通的屏蔽电极30分别被形成在第一至第 三层中。屏蔽电极30被形成为均匀地覆盖相邻单位电容性元件层的整个 表面。应当注意，尽管屏蔽电极30被形成在第六实施例的电容性元件的 第一和第五层两者中，但是可替换地，屏蔽电极30也可以形成在第一和 第五层中的至少一个上。
仅有第二层的第二电极20通过过孔连接到第一层的屏蔽电极30。另 外，同样地，仅有第四层的第二电极20通过过孔连接到第五层的屏蔽电 极30。以这种方式，获得了这样一种结构，其中试图从外部端子垂直绕过 第一电极10行进的力的电力线被第二电极20完美地对第一电极IO屏蔽，并且在外部布线和第一电极IO之间很难加上寄生电容的电容性耦合。
应当注意，利用屏蔽电极30分别被设置在最上层和最下层中的结 构，不仅第一实施例，而且第二至第五实施例中的任何一个也都可应用于 最上层和最下层之间的电容性元件结构。
根据本发明的电容性元件可以被构造为除了上述第一至第六实施例中 的任何一个以外的形式。也就是说，关于上述第一至第六实施例中单位电 容性元件的连接数目、其连接方向、单位电容性元件层的层叠数目、过孔 的位置等等，本发明决不局限于上述第一至第六实施例。另外，尽管在上 述第一至第六实施例的每一个中，迄今为止描述了利用在半导体衬底上形 成的布线来构造电容性元件的情况，但是本发明决不局限于此。也就是 说，本发明也可应用于除了半导体衬底以外的任何其他合适衬底。例如， 本发明也可应用于导电构件被形成在玻璃衬底或有机材料衬底上并且利用 导电构件作为电极来形成电容性元件的情况。关于除了通过使用半导体衬 底的电路形成来形成电容性元件的情况以外的情况，例如，存在在微机电 系统(MEMS)中构造电容性元件的情况。
实施例的效果
上述任何一个实施例的电容性元件被应用于模拟集成电路，这使得在 信号线和电容器的一侧节点之间很难加上电容性耦合，从而使得可以改善 模拟电路的特性。另外，可以减少相邻电容器之间的电容性耦合。
另外，在现有的电容性元件中，设计者需要部署电容器以便防止加上 布线和电容性元件之间的耦合电容，以及模拟集成电路中电容器之间的耦 合电容。为此，有必要采取措施来屏蔽一侧节点。然而，在上述任何一个 实施例的电容性元件中，由于电容性元件自身加上了屏蔽功能，因此没有 必要采取专门措施来应对现有情况。因此，可以减小芯片面积。
本申请包含与2008年9月8日向日本专利局提交的日本在先专利申请 JP 2008-229363有关的主题，该申请的全部内容通过引用结合于此。
本领域技术人员应当理解，可以根据设计要求和其它因素进行各种修 改、组合、子组合和变更，只要它们在权利要求或其等同物的范围之内。
权利要求
1.一种电容性元件，包括形成在衬底上的第一电极；以及第二电极，所述第二电极被设置为在所述第一电极和所述第二电极之间夹有电介质，并且沿着所述衬底的表面在四个侧面上包围所述第一电极。
2. 如权利要求1所述的电容性元件，其中一个单位电容性元件包括所 述第一电极和所述第二电极，并且多个单位电容性元件沿着所述衬底的表 面彼此相连，从而构造了一个单位电容性元件层。
3. 如权利要求2所述的电容性元件，其中多个单位电容性元件层在垂 直于所述衬底的表面的方向上层叠。
4. 如权利要求3所述的电容性元件，其中在层叠的多个单位电容性元 件层中，每一相邻的两层的所述第二电极的一部分和所述第一电极分别通 过过孔彼此导通，所述过孔被设置在与所述衬底的表面垂直的方向上。
5. 如权利要求2所述的电容性元件，其中位于所述单位电容性元件层 内部的所述第二电极的一部分和所述第一电极中的每一个沿着所述衬底的 表面在四个侧面上被所述第二电极的最外侧部分所包围。
6. 如权利要求2所述的电容性元件，其中在垂直于所述衬底的表面的 方向上层叠多个单位电容性元件层时，所述第一电极的方向交替地在每一 相邻的两层中彼此垂直相交。
7. 如权利要求2所述的电容性元件，其中在所述单位电容性元件层 中，多个单位电容性元件沿着所述衬底的表面以矩阵形式彼此相连。
8. 如权利要求2所述的电容性元件，其中与所述第二电极导通的屏蔽 电极被形成在所述单位电容性元件层的最上层和最下层中的至少一个上。
9. 如权利要求1所述的电容性元件，其中在所述第二电极的一侧的一 部分中设置了缝隙，并且设置了连接端子以便通过所述缝隙与所述第一电 极相导通。
全文摘要
本发明公开了电容性元件，包括形成在衬底上的第一电极；以及第二电极，所述第二电极被设置为在第一电极和第二电极之间夹有电介质，并且沿着衬底的表面在四个侧面上包围第一电极。
文档编号H01L27/08GK101673771SQ20091017178
公开日2010年3月17日 申请日期2009年9月8日 优先权日2008年9月8日
发明者北村健, 矢野元康 申请人:索尼株式会社