专利名称：电容元件及其制造方法
技术领域：
本发明涉及利用反应速度法(reaction rate-determining)来形成铁电(ferroelectric)薄膜的情况的电容元件及其制造方法，尤其涉及能提供在100nm以下的膜厚的下部电极上特性偏差较小的铁电存储器(以下称为FeRAM)的电容元件及其制造方法。
背景技术：
FeRAM是具有高速改写、改写次数多的特点的非易失性存储器，随着高集成化的发展，迫切要求存储单元微细化，尤其要求构成存储单元的电容元件的纵向(表示厚度方向)和横向(表示与厚度方向相垂直的水平方向)的微细化。为了微细化，对纵向(厚度方向)需要使构成电容元件的下部电极、铁电薄膜和上部电极实现薄膜化，对横向(水平方向)需要使电容元件实现立体化。
无论纵向还是横向都需要薄膜化，所以，为了形成铁电薄膜，需要采用能把膜厚控制到很薄的反应速度法，例如，反应有机金属化学气相淀积法(MOCVD法)来成膜。例如，对于DRAM用的电容元件，公开了利用MOCVD法来形成下部电极(Ru)、铁电薄膜BST(Ba、Sr)TiO3)的制造方法(特开2000-822658号公报)。
但是，在使下部电极薄膜化达到100nm以下的情况下，若利用像MOCVD法这样的表面反应速度法来形成铁电薄膜，则由于构成铁电薄膜的金属原子向下部电极扩散，而产生铁电薄膜的成分随膜厚变化的现象。
例如，图8所示是作为铁电薄膜在利用MOCVD法对SBT(SrBi2Ta2O9)进行成膜的情况下的对Pt下部电极的膜厚依存性、即对下部电极膜厚的SBT的成分变化的曲线。在图8中，黑色圆圈表示Bi的成分，白色圆圈表示Sr的成分。如图8所示，在下部电极膜厚为100nm以上的区域内，铁电薄膜的成分在下部电极不随膜厚而变化。但是若下部电极膜厚为100nm以下，则Bi金属原子向下部电极Pt中的扩散达到饱和，随下部电极膜厚的减小，SBT中的Bi成分增大。换句话说，在下部电极膜厚为100nm以下的电容元件中，若下部电极膜厚变化，则SBT成分也变化，其结果，表示电容元件的极化特性变化。而且，图8的纵坐标中，所谓“用Ta＝2标准化”是指对成分比重新计算，使SBT(SrBi2Ta2O9)的Ta2的元素比率达到2。而且，下述的图4的纵坐标中的“用Ta＝2标准化”也是同样的意思。
并且，为了防止构成铁电薄膜的金属原子扩散，公开了在下部电极上配备金属氧化物层的方法(特开平5-226715号)，但电极结构更复杂，在实际使用上有问题。
发明内容
本发明是为解决上述问题而提出的，其目的在于提供一种能减小铁电薄膜的成分偏差的电容元件及其制造方法。
为解决上述问题，本发明的电容元件，由形成在基片上的下部电极、铁电薄膜和上部电极构成，其特征在于上述铁电薄膜由用反应速度法成膜的铁电薄膜构成，上述下部电极的膜厚为100nm以下，而且上述下部电极膜厚的偏差为10％以内。
本发明的电容元件的制造方法，其特征在于，包括以下工序在基片上形成绝缘膜的工序；在上述绝缘膜的一部分上形成深度为100nm以下的槽部的工序；在包括上述槽部的上述绝缘膜上形成第1导电膜的工序；对上述第1导电膜表面进行研磨，仅在上述槽部内留下上述第1导电膜，这样来形成下部电极的工序；在包括上述下部电极上的上述绝缘膜上，用反应速度法来形成铁电薄膜的工序；以及在上述铁电薄膜上形成上部电极的工序。
本发明的电容元件，上述铁电薄膜是用反应速度法成膜的铁电薄膜，上述下部电极的膜厚为100nm以下，而且，上述下部电极膜厚的偏差为10％以内(这意味着该膜的任意部分的膜厚都在预定值的±10％的范围内)。上述下部电极的膜厚优选为10nm以上。下面的下部电极的上述膜厚范围表示薄膜较薄而且厚度均匀，这样则铁电薄膜的成分偏差能够减小，可以提供采用具有铁电薄膜的电容元件的FeRAM的特性偏差能够减小的可靠性高的电容元件。也就是说，下部电极的膜厚薄且厚度均匀，就能减小铁电薄膜的成分偏差，减小电容元件的特性偏差。
并且，也可以在基片上形成凸型或凹型的下部电极。通过采用这种结构，能够提供如下的可靠性高的电容元件，即使是适合于横向尺寸微细化的立体型也能在应用于FeRAM的情况下，减小铁电薄膜的成分偏差所造成的FeRAM特性偏差。
再者，在本发明的电容元件中，上述下部电极优选形成在包括金属氧化物的导电性多层膜上。采用这种结构，一方面能具有氧化阻挡层膜，另一方面能减小铁电薄膜的成分偏差所造成的FeRAM特性偏差。也就是说，因为有阻挡层膜，所以，一方面在形成铁电薄膜时进行热处理的情况下，能防止接触插塞(contact plug)等导电体的氧化等，防止导电性降低，另一方面，在用于FeRAM的情况下，能减小由铁电薄膜成分偏差所造成的存储特性偏差，因此，能提供可靠性更高的电容元件。
并且，在本发明的电容元件中，上述铁电薄膜优选包含Bi。在包含Bi的铁电薄膜中，能减小Bi成分等所造成的铁电薄膜成分偏差，所以，能减小采用具有铁电薄膜的电容元件的FeRAM的特性偏差，因此能提供可靠性高的电容元件。
并且，在本发明的电容元件中，与上述铁电薄膜相连接的下部电极，优选由包含贵金属的膜构成。包含贵金属的膜在电容元件的制造工序的热处理中不会氧化，即使在与铁电体相连接进行设置的情况下，也能保持稳定的界面电阻值，所以，能提供电气特性优良的电容元件。上述包含贵金属的膜优选从白金(Pt)、铱(Ir)、钌(Ru)、金(Au)、银(Ag)、钯(Pd)膜、包含这些金属的合金膜和包含这些金属的氧化膜中选择的至少一种膜。
并且，若采用本发明的电容元件的制造方法，则能形成厚度为100nm以下的下部电极而没有厚度偏差。所以，能减小铁电薄膜成分的偏差，其结果，可以制成能减小采用具有铁电薄膜的电容元件的FeRAM的特性偏差的可靠性高的电容元件。
再者，在本发明的电容元件的制造方法中，优选包括以下工序在基片上形成绝缘膜的工序；在上述绝缘膜的一部分上形成宽度为100nm以下的槽部的工序；在包括上述槽部内的上述绝缘膜上形成第1导电膜的工序；对上述第1导电膜表面进行研磨，仅在上述槽部内留下上述第1导电膜，这样来形成下部电极的工序；通过除去上述绝缘膜表面的一部分而使上述下部电极的至少一部分从上述绝缘膜中露出的工序；在包括上述露出的下部电极表面在内的上述绝缘膜上，用反应速度法来形成铁电薄膜的工序；以及在上述铁电薄膜上形成上部电极的工序。通过采用这种结构，即使是适合于横向尺寸微细化的立体型，也能形成厚度为10nm以上、100nm以下的下部电极而没有厚度偏差。所以铁电薄膜的成分偏差能够减小，其结果能提供一种采用具有铁电薄膜的电容元件的FeRAM的特性偏差能够减小的可靠性的电容元件的制造方法。
并且，在本发明的电容元件的制造方法中，优选以多个上述槽部为基础来形成上述下部电极。通过采用这种结构，能够形成厚度为10nm以上、100nm以下的下部电极而无厚度偏差，同时，能增大立体型的电容元件的电容面积。
再者，在本发明的电容元件的制造方法中，优选把上述下部电极形成在包含金属氧化物的导电性多层膜上。通过采用这种结构，能够形成厚度均匀一致的10nm以上、100nm以下的下部电极，同时能具有酸化阻挡层性能。也就是说，因为有阻挡层膜，所以，一方面在形成铁电薄膜时进行热处理的情况下，能防止接触插塞等导电体的氧化等，防止导电性降低，另一方面，在用于FeRAM的情况下，能减小由铁电薄膜成分偏差所造成的FeRAM特性偏差，因此，能提供可靠性更高的电容元件的制造方法。
并且，在本发明的电容元件的制造方法中，上述铁电薄膜优选包含Bi。采用这种结构，在包含Bi的铁电薄膜中，能减小Bi成分等所造成的铁电薄膜成分偏差，所以，能减小采用具有该铁电薄膜的电容元件的FeRAM的特性偏差，因此能提供可靠性高的电容元件的制造方法。
在本发明中，把下部电极的厚度控制在10nm以上、100nm以下是为了便于电容元件的微细化、高集成化。同时，厚度越薄，与邻接层等的材质的差异所造成的应力(变形所产生的应力)也越小，效果良好。虽然与本发明没有直接关系，但对下部电极的厚度的下限没有特别限制，只要其厚度能发挥电极的作用即可。
所谓用反应速度法成膜是指，在某一基片上(在本发明中相当于下部电极)淀积形成由特定材料构成膜而成膜的情况下，将通过反应而形成膜的原料气体供给到基片上，在基片表面上进行反应，反应物淀积在基片上形成薄膜，所以，这种成膜方法的成膜速度取决于原料气体的反应速度，在基片上原料气体反应的结果是反应物的膜形成在基片上。在本发明中，该反应速度法优选上述MOCVD法。作为不是反应速度法的成膜方法，是把预先反应而形成的材料堆积到基片上的成膜方法，例如具有代表性的溅射法、溶胶凝胶法等。MOCVD法的理想条件是，成膜温度300℃～450℃、压力13.3Pa～665Pa(0.1～5Torr)的范围。利用MOCVD法来制作铁电薄膜是较好的，因为容易控制使其成为厚度10nm以上、100nm以下的下部电极的薄膜。
如上所述，本发明的电容元件，能够提供可以减小FeRAM特性偏差的可靠性高的电容元件。并且，本发明的电容元件的制造方法能够形成均匀厚度的厚度10nm以上、100nm以下的下部电极。所以，能够使铁电薄膜的成分偏差减小，其结果，采用具有铁电薄膜的电容元件的FeRAM的特性偏差也减小，能够制造可靠性高的电容元件。
图1是本发明第1实施方式的电容元件的剖面图。
图2A～E是本发明第1实施方式的电容元件的制造方法的工序说明剖面图。
图3是本发明第2实施方式的电容元件的剖面图。
图4是本发明第2实施方式的电容元件的特定测量点的铁电薄膜SBT的成分的曲线图。
图5是本发明第3实施方式的电容元件的剖面图。
图6A～F是本发明第3实施方式的电容元件的制造方法的工序说明剖面图。
图7是本发明第4实施方式的电容元件的剖面图。
图8是本发明第4实施方式的电容元件的下部电极膜厚不同时SBT(SrBi2Ta2O9)的成分变化的曲线图。
具体实施例方式
为了便于理解本发明，例举实施方式更具体地说明本发明。但本发明并非仅限于这些实施方式所述的内容。
以下参照附图，详细说明本发明的第1实施方式。图1是表示第1实施方式的电容元件的剖面图，11是Si基片，12是氧化硅膜等绝缘膜，13是由多晶硅(PS)或钨(W)等构成的接触插塞，14是氧化硅膜等绝缘膜，15是由Pt构成的下部电极，16是由SBT(SrBi2Ta2O9)构成的铁电薄膜，17是由Pt构成的上部电极。下部电极15的膜厚为50nm，而且膜厚偏差控制在10％以内。通过这样对下部电极进行膜厚控制，在利用MOCVD法来制作铁电薄膜16的情况下，能够在电容元件内和电容元件之间对构成铁电薄膜16的Bi金属向Pt下部电极15中的扩散量进行控制，所以，能够减小电容元件的特性偏差。
图2A～E是表示图1中的第1实施方式的电容元件的制造方法的工序说明剖面图。图2A～E表示制造方法的主要工序，11是Si基片，12是硅氧化膜等绝缘膜，13是由多晶硅(PS)或钨(W)等构成的接触插塞，14是硅氧化膜等绝缘膜，25是形成在绝缘膜14上的槽，15是由Pt构成的下部电极，16是由SBT构成的铁电薄膜，17是由Pt构成的上部电极。
首先，形成绝缘膜12，在制作集成电路的Si基片11的绝缘膜12内，埋入接触插塞13(图2A)。接着，在淀积厚度50nm以下的绝缘膜14之后，在形成下部电极的区域内利用光刻法和干腐蚀法(通常的半导体器件的制造方法中所采用的光刻法和干腐蚀法)，形成深度50nm的槽25(图2B)。第3，利用溅射法、CVD法或电镀法把下部电极15埋入到槽25内(图2C)。第4，利用化学机械研磨法(CMP法)来对下部电极15进行研磨，把下部电极15埋入到槽25中(图2D)。最后，利用MOCVD法来淀积铁电薄膜16之后，利用溅射法、CVD法或电镀法来形成上部电极17(图2E)。而且，以下利用MOCVD法来淀积铁电薄膜16时的条件是原料采用BiPh3和Sr[Ta(OEt)5(OC2H4OMe)]2(其中，Ph表示苯基、Et表示乙烷基、Me表示甲基)，温度300℃～600℃，压力13.33Pa(0.1Torr)～1333Pa(10Torr)。
若采用本实施方式，则下部电极15的厚度由槽25的厚度来控制。另一方面，槽25的厚度由绝缘膜14的厚度来控制，所以，利用绝缘膜14的成膜方法(光刻法和干腐蚀法)能使偏差达到10％以内。也就是说，能够实现下部电极15的厚度100nm以下，而且其偏差在10％以内。
其结果，能够获得SBT成分偏差小，电容元件的特性偏差小的电容元件。
以下参照附图，详细说明本发明的第2实施方式。
图3是表示本发明电容元件的剖面图，在图3中，31是Si基片，32是硅氧化膜等绝缘膜，33是多晶硅(PS)或钨(W)等构成的接触插塞，34是硅氧化膜等绝缘膜，35是由Pt构成的下部电极，36是由SBT构成的铁电薄膜，37是由Pt构成的上部电极，38是深度300nm的凹部。
图3所示的电容元件的制造方法，除一部分工序外，大致上与前面的第1实施方式的图2中说明的方法相同。不同之处是凹部38的形成较深，下部电极35没有把凹部38完全填埋起来，而是沿着凹部38的底面部1、侧面部2和绝缘膜34的上面部，利用溅射法或CVD法形成了下部电极35。
在图3中，下部电极35的膜厚为100nm以下而且膜厚偏差控制在10％以内。这样，通过对下部电极进行膜厚控制，在用MOCVD法来制作铁电薄膜36的情况下，能够在电容元件内或电容元件之间对构成铁电薄膜36的Bi金属向Pt下部电极35中的扩散量进行控制，所以，能够减小电容元件的特性偏差。
实际上，把由Pt构成的下部电极35的膜厚设定为50±2nm(膜厚偏差8％)，利用MOCVD法在450℃的温度下制作由SBT构成的60nm厚的铁电薄膜36之后，淀积由Pt构成的50nm厚的上部电极37，在800℃下进行1分钟的高温急速加热(RTA快速热退火)。在此，所谓RTA是指按照10℃/秒～100℃/秒的升温速度加热到温度600℃～800℃。
图4表示在图3的点1(凹部的底面部)、2(凹部的侧面部)处测量铁电薄膜36的成分的结果曲线。在图4中，黑色圆圈表示Bi的成分，白色圆圈表示Sr成分。如图4所示，下部电极35的膜厚偏差控制在8％，所以，可以看出，Bi成分几乎没有变化，作为SBT的化学式成分(SrBi2Ta2O9)，基本上控制在2.0的元素比率。
以下参照附图，详细说明本发明的第3实施方式。
图5表示本发明的电容元件的剖面图，在图5中，41是Si基片，42是硅氧化膜等绝缘膜，43是多晶硅(PS)或钨(W)等构成的接触插塞，43a是该接触插塞43的上部扩展部，44是硅氧化膜等绝缘膜，45是由Pt构成的下部电极，46是由SBT构成的铁电薄膜，47是由Pt构成的上部电极。
在图5中，下部电极45的宽度控制在40nm，而且宽度偏差控制在10％以内。这样，在下部电极不是像图1那样向水平方向扩展，而是像图5那样向垂直方向扩展的情况下，上述的下部电极45的宽度表示电极的膜厚。这样对下部电极进行膜厚控制，在利用MOCVD法来制作铁电薄膜46的情况下，能够在电容元件内和电容元件之间对构成铁电薄膜46的Bi金属向Pt下部电极45中的扩散量进行控制，所以，能够减小电容元件的特性偏差。
图6是表示图5所示的本发明的电容元件的制造方法的剖面工序图。图6A～F表示制造方法的主要工序。41是Si基片，42是硅氧化膜等绝缘膜，43是多晶硅(PS)或钨(W)等构成的接触插塞，43a是该接触插塞43的上部扩展部，44是硅氧化膜等绝缘膜，55是形成在绝缘膜44上的槽，45是由Pt构成的下部电极，46是由SBT构成的铁电薄膜，47是由Pt构成的上部电极。
第1，形成绝缘膜42，在制作集成电路的Si基片41的绝缘膜42内，埋入接触插塞43(图6A)。第2，淀积绝缘膜44之后，在形成下部电极的区域内利用光刻法和干腐蚀法形成宽度100nm以下的槽55(图6B)。宽度40nm的槽55是图6B的槽55的横向宽度为100nm以下的例子。在此情况下槽55形成许多个，使槽底部位置与接触插塞43的上部扩展部43a相接。第3，利用溅射法、CVD法或电镀法把下部电极45埋入到槽55内(图6C)。第4，利用化学机械研磨法(CMP法)来对下部电极45进行研磨，把下部电极45埋入到槽55中(图6D)。第5，利用干腐蚀法和湿腐蚀法，把下部电极45周围的绝缘膜44的一部分除去，使下部电极45的一部分露出形成凸状(图6E)。最后，利用MOCVD法在上面全面淀积铁电薄膜46之后，再在其上面形成上部电极47(图6F)。而且，以下利用MOCVD法来淀积铁电薄膜46时的条件是原料采用BiPh3和Sr[Ta(OEt)5(OC2H4OMe)]2(其中，Ph表示苯基、Et表示乙烷基、Me表示甲基)，温度300℃～600℃，压力13.33Pa(0.1Torr)～1333Pa(10Torr)。
若采用本实施方式，则下部电极45的宽度相当于下部电极的厚度，该宽度由槽55的宽度来控制。另一方面，槽55的宽度利用对绝缘膜44进行光刻和干腐蚀的通常的半导体器件制造方法来形成，所以宽度偏差很容易控制在10％以内。也就是说，很容易实现下部电极56的宽度在100nm以下，而且其偏差在10％以内。其结果，SBT成分偏差小，能够获得电容元件特性偏差小的电容元件。并且，该电容元件为立体型，能增大电容元件的电容面积。
以下参照附图，详细说明本发明的第4实施方式。图7是表示本发明电容元件的剖面图，在图7中，61是Si基片，62是硅氧化膜等绝缘膜，63是多晶硅(PS)或钨(W)等构成的接触插塞，64是TiAIN的第1阻挡金属，65是由Ir的第2阻挡金属，66是IrO的金属氧化物，67是硅氧化膜等绝缘膜，68是由Pt构成的下部电极，69是由SBT构成的铁电薄膜，70是由Pt构成的上部电极。
图7所示的电容元件的制造方法，除一部分工序外，大致上与前面的第3实施方式的图6A～F中说明的方法相同。不同之处是在图6A～F中，存在接触插塞43的上部扩展部43a，但在本实施方式中，也可以没有这一部分，取而代之包括形成如下的导电性多层膜的工序，该导电性多层膜包含由TiAIN的第1阻挡金属64、Ir第2阻挡金属65、IrO金属氧化物膜66构成的金属氧化物。而且，TiAIN的第1阻挡金属64利用溅射法或MOCVD法来形成，Ir的第2阻挡金属65利用溅射或MOCVD法来形成，IrO的金属氧化物66也利用溅射或MOCVD法来形成。
在图7中，下部电极68形成在包含金属氧化物的导电性多层膜上，即3层氧化阻挡层(64、65、66)上，所以能够完全防止在铁电薄膜69结晶化时氧向接触插塞63内扩散，防止接触插塞63氧化，能够使接触插塞63和下部电极68之间的接触电阻保持稳定。
并且，下部电极68利用和上述第3实施方式相同的方法把宽度控制在100nm以下，而且把宽度偏差控制在10％以内。这样，通过对下部电极进行膜厚控制，在用MOCVD法来制作铁电薄膜69的情况下，能够在电容元件内或电容元件之间对构成铁电薄膜69的Bi金属向Pt下部电极68中的扩散量进行控制，所以，能够减小电容元件的特性偏差。
再者，该电容元件是立体型，能够增大电容元件的电容面积。
而且，在上述第1～第4实施方式中，下部电极也可以是包含贵金属的膜，所述包括贵金属的膜是从白金(Pt)、铱(Ir)、钌(Ru)、金(Au)、银(Ag)、钯(Pd)膜、包含这些贵金属的合金膜和包含这些贵金属的氧化物中选择出的至少一种膜。
再者，铁电薄膜采用了SBT，但也可以采用在SBT中掺杂Nb等金属材料，(Bi4-x、Lax)Ti3O12(其中0.25≤X≤1.25)等包含Bi的其他材料，或者(Pb、Zr)TiO3等包含Pb的材料。
并且，第4实施方式所示的第1阻挡金属64，第2阻挡金属65和金属氧化物66也可以位于第1或第2实施方式的下部电极的下面。
再者，第1阻挡金属64、第2阻挡金属65和金属氧化物66的材料并非分别仅限于TiAIN、Ir和IrO，也可以是其他氧阻挡材料和氢阻挡材料。
并且，并非仅限于第1阻挡金属64、第2阻挡金属65和金属氧化物66这3层，也可以是2层以下或4层以上。
而且，在上述第1～第4实施方式中，用半导体基片作为基片进行了说明。但并非仅限于形成在半导体基片上的情况，如果是使用铁电薄膜的电容元件，那么对于形成在其他基片上的情况也同样成立。
权利要求
1.一种电容元件，由形成在基片上的下部电极、铁电薄膜和上部电极构成的电容元件，其特征在于所述铁电薄膜由用反应速度法成膜的铁电薄膜构成，所述下部电极的膜厚为100nm以下，而且所述下部电极膜厚的偏差为10％以内。
2.如权利要求1所述的电容元件，其特征在于所述铁电薄膜是包含Bi的铁电薄膜。
3.如权利要求1所述的电容元件，其特征在于所述铁电薄膜是从SBT(SrBi2Ta2O9)、在SBT中掺杂了Nb金属的物质、(Bi4-x、Lax)Ti3O12(其中0.25≤X≤1.25)、以及(Pb、Zr)TiO3中被选出的至少一种材料。
4.如权利要求1所述的电容元件，其特征在于反应速度法是反应有机金属化学气相淀积法(MOCVD法)。
5.如权利要求1所述的电容元件，其特征在于所述下部电极形成为凸形或凹形。
6.如权利要求1所述的电容元件，其特征在于所述下部电极形成在包含金属氧化物的导电性多层膜上。
7.如权利要求1所述的电容元件，其特征在于与所述铁电薄膜相接的下部电极是包含贵金属的膜。
8.如权利要求7所述的电容元件，其特征在于所述包含贵金属的膜是从白金(Pt)、铱(Ir)、钌(Ru)、金(Au)、银(Ag)、钯(Pd)膜、包含这些贵金属的合金膜和包含这些贵金属的氧化物中被选择出的至少一种膜。
9.一种电容元件的制造方法，其特征在于，包括以下工序在基片上形成绝缘膜的工序；在所述绝缘膜的一部分上形成深度为100nm以下的槽部的工序；在包括所述槽部内的所述绝缘膜上形成第1导电膜的工序；对所述第1导电膜表面进行研磨，仅在所述槽部内留下所述第1导电膜，这样来形成下部电极的工序；在包括所述下部电极上的所述绝缘膜上，用反应速度法来形成铁电薄膜的工序；以及在所述铁电薄膜上形成上部电极的工序。
10.如权利要求9所述的电容元件的制造方法，其特征在于在形成所述下部电极的工序和形成所述铁电薄膜的工序之间包括这样的工序，即通过除去所述绝缘膜表面的一部分，使所述下部电极的至少一部分露出在所述绝缘膜上的工序。
11.如权利要求9所述的电容元件的制造方法，其特征在于把所述下部电极形成在多个所述槽部上。
12.如权利要求9所述的电容元件的制造方法，其特征在于把所述下部电极形成在包含金属氧化物的导电性多层膜上。
13.如权利要求9所述的电容元件的制造方法，其特征在于所述铁电薄膜是包含Bi的铁电薄膜。
14.如权利要求9所述的电容元件的制造方法，其特征在于所述铁电薄膜是从SBT(SrBi2Ta2O9)、在SBT中掺杂Nb金属的物质、(Bi4-x、Lax)Ti3O12(其中0.25≤X≤1.25)、以及(Pb、Zr)TiO3中被选出的至少一种材料。
15.如权利要求9所述的电容元件的制造方法，其特征在于所述反应速度法是反应有机金属化学气相淀积法(MOCVD法)。
16.如权利要求9所述的电容元件的制造方法，其特征在于所述下部电极形成为凸形或凹形。
17.如权利要求9所述的电容元件的制造方法，其特征在于与所述铁电薄膜相接的下部电极是包含贵金属的膜。
18.如权利要求17所述的电容元件的制造方法，其特征在于所述包括贵金属的膜是从白金(Pt)、铱(Ir)、钌(Ru)、金(Au)、银(Ag)、钯(Pd)膜、包含这些贵金属的合金膜和包含这些贵金属的氧化物中选择出的至少一种膜。
全文摘要
本发明提供一种电容元件及其制造方法。本发明的电容元件，由形成在基片(11)上的下部电极(15)、铁电薄膜(16)和上部电极(17)构成，其特征在于铁电薄膜(16)用反应速度法进行成膜，下部电极(15)的膜厚为100nm以下，而且下部电极(15)的膜厚的偏差为10％以内。因此，能提供铁电薄膜成分偏差减小了的电容元件及其制造方法。
文档编号H01L21/8246GK1484312SQ03127518
公开日2004年3月24日 申请日期2003年8月6日 优先权日2002年8月7日
发明者藤井英治, 伊东丰二, 二 申请人:松下电器产业株式会社