专利名称：具有电容元件的半导体器件及其制造方法
技术领域：
本发明涉及具有电容元件的半导体器件及其制造方法，特别是涉及作为在半导体衬底上具有多个金属布线层的半导体器件，在上下金属布线层之间的绝缘层的开口内部形成了电容元件的半导体器件及其制造方法。
形成层间绝缘层107使得覆盖上述的电容元件C，下层电极109以及上层电极112的每一个经过在连接孔107a内埋入的金属插塞108与金属布线113电连接。通过该金属布线113向下层电极109以及上层电极112的每一个提供电位，在电极之间积累电荷。
另外，晶体管T具有一对源/漏区103，栅极绝缘层104，栅极电极层105。一对源/漏区103在半导体衬底101的表面上相互隔开距离形成。栅极电极层105在由该一对源/漏区103夹持的区域上经过栅极绝缘层104形成。在该栅极电极层105上形成绝缘层106。一对源/漏区103的每一个经过在连接孔107a内埋入的金属插塞108与金属布线113电连接。
在以往的具有电容元件的半导体器件中，在层间绝缘层107的表面上实施基于CMP(Chemical Mechanical Polishing)法的平坦化处理使得覆盖电容元件C以及晶体管T。这是为了通过减少层间绝缘层107上表面中的表面阶差，使得在其上层容易地进行基于照相制版的图形形成，同时提高尺寸精度。
然而，在进行基于CMP法的平坦化时，层间绝缘层107的上表面由于几乎完全被平坦化，因此对于源/漏区103上的薄厚h3，栅极电极105上的膜厚h1将减薄栅极电极105的膜厚部分。同样，对于栅极电极105上的膜厚h1，上层电极112上的膜厚h2将减薄电容元件用电介质层110以及上层电极112的膜厚部分。
通常，由于在由CMP法进行的平坦化时所去除的膜厚中具有分散性，因此在该平坦化时需要较厚地设定膜厚h2，使得上层电极112不从层间绝缘层107露出。然而，如果加厚膜厚h2，则源/漏区103上的膜厚h3也必然加厚。如果该膜厚h3加厚，则到达源/漏区103连接孔107a的方位比(连接孔107a的深度与连接孔107a的直径之比)加大，在通过干法刻蚀连接孔107a进行开口时难以高尺寸精度地稳定地进行开口。根据具体情况，存在着在加工过程中刻蚀的行进停止，导致连接孔107a的开口不良这样的问题点。
能够解决上述问题点的技术公开在特开平11-274428号公报中。图17是示出在特开平11-274428号公报中公开的具有电容元件的半导体器件的结构的概略剖面图。参照图17，电容元件C具有下层电极209、电容元件用电介质层210和上层电极212A。下层电极209形成在硅衬底201上的硅氧化膜207上，具有多晶硅膜209a和钛硅化物膜209b。上层电极212A形成为使得充填设置在层间绝缘层211上的孔211a的内部。该上层电极212A与在层间绝缘层211上延伸的铝布线213A电连接。
其次，说明具有该电容元件的半导体器件的制造方法。
图18～图23是按照工程顺序示出具有图17所示的电容元件的半导体器件的制造方法的概略剖面图。参照图18，在硅衬底201上形成了硅氧化膜207以后，形成由多晶硅膜209a和钛硅化物膜209b构成的下层电极209。
参照图19，形成层间绝缘层211使得覆盖下层电极209。在该层间绝缘层211上，形成到达下层电极209a的开口211a。在整个表面上形成由电容元件用电介质层构成的硅氮化膜210使得覆盖该开口211a的内面。
参照图20，在层间绝缘层211以及硅氮化膜210上，形成到达下层电极209的连接孔211b。
参照图21，在整个表面上形成钨膜212使得埋入孔211a以及连接孔211b。然后，通过CMP法研磨该膜212。
参照图22，通过基于该CMP的研磨，露出硅氮化膜210的上表面，形成由钨构成的上层电极212A和插塞导电层212B。
参照图23，通过干法刻蚀去除露出表面的硅氮化膜210的无用部分。
然后，通过形成铝布线层，完成具有图17所示的电容元件C的半导体器件。
在该图17所示的构造中，电容元件C的上层电极212A形成为埋入孔211A的插塞层。这是因为上层电极212A在层间绝缘层211的上表面能够直接与铝布线层213B电接触。由此，不需要设置用于使上层电极212A与铝布线213B连接的连接孔，能够减薄层间绝缘层211的厚度。由此，能够缓和在图16的结构中成为问题的由源/漏区103上的膜厚h3加厚而产生的问题。
然而，在图17所示的结构中，在考虑了来自下部电极层的金属原子的扩散时具有制造工序复杂这样的问题，或者电容元件的容量不充分这样的问题。以下，详细地说明这些问题。
(1)关于增多制造工序例如在图17所示的结构中，作为下层电极209的材质选择铜(Cu)时，该铜原子易于在硅氧化膜等的绝缘层中扩散，成为使晶体管的阈值电压等发生变化的主要原因。因此，为了防止铜原子从下层电极209扩散，采用以阻挡层覆盖下层电极209的方法。
然而在图17的结构中要形成阻挡层时，需要单独设置阻挡层，由于要追加其制造工序因此制造工序繁琐。
另外，通过选择电容元件用电介质层210的材质，也能够使得具有作为防止铜扩散的功能。然而，在图17的结构中，由于电容元件用电介质层210仅在孔211a中形成，因此不能够充分防止来自下部电极209的铜原子的扩散。
(2)关于电容元件C的容量在图17所示的结构中，下层电极209与上层电极212A仅在平面区域相对，因此有时不能够确保作为电容元件的充分的容量。
发明内容
本发明的一个目的在于提供能够防止来自下层电极的金属原子的扩散的同时，能够简化制造工序的具有电容元件的半导体器件及其制造方法。
本发明的另一个目的在于提供能够防止连接孔的开口不良的同时，具有能够增大容量的电容元件的半导体器件及其制造方法。
本发明一方案的具有电容元件的半导体器件具备下部电极层；电容元件用电介质层；绝缘层和上部电极层。电容元件用电介质层形成在下部电极层上。绝缘层形成在下部电极层以及电容元件用电介质层的上面，而且具有到达电容元件用电介质层的孔。上部电极层充填孔的内部，而且把电容元件用电介质层夹在中间与下部电极层相对。电容元件用电介质层在孔的正下方区域以及孔周壁的外周区域与下部电极层的上表面接触。
如果依据本发明一方案的具有电容元件的半导体器件，则不仅在孔的正下方区域，而且在其外周区域电容元件用电介质层也与下部电极层接触，因此与以往的结构(图17)相比较，能够提高防止来自下部电极层的金属原子扩散的效果。
另外，由于电容元件用电介质层兼用为扩散阻挡层，因此不需要单独形成扩散阻挡层。由此，不需要单独形成扩散阻挡层的工序，能够以简单的制造工序形成防扩散效果高的扩散阻挡层。
另外，上部电极层形成为充填设置在绝缘层中的孔的内部的插塞层。因此，上部电极层能够在绝缘层的上表面直接地与成为布线的部分电连接。由此，由于不需要设置连接上部电极层与布线部分用的连接孔，因此能够减薄绝缘层的厚度。从而，缓和在以往例中成为问题的源/漏区上的绝缘层的膜厚加厚而产生的问题。
在上述一方案的具有电容元件的半导体器件中，电容元件用电介质层最好接触下部电极层的侧面。
由此，能够防止下部电极层的金属原子从侧面扩散。
在上述一方案的具有电容元件的半导体器件中，电容元件用电介质层最好具有形成实质上与下部电极层的侧壁连续接触的表面的侧壁。
由此，能够使用同一个掩膜把下部电极层与电容元件用电介质层图形化。由此，与分别使用掩膜把电容元件用电介质层与下部电极层图形化的情况相比较能够省略掩膜。
本发明的另一方案的具有电容元件的半导体器件具备第1下部电极部分；绝缘层；第2下部电极部分；电容元件用电介质层和上部电极层。绝缘层形成在第1下部电极部分上，而且具有到达第1下部电极部分的孔。第2下部电极部分具有沿着孔的周面形成的筒形部分，而且与第1下部电极部分电连接。电容元件用电介质层形成在第2下部电极部分上。上部电极层充填孔的内部，而且把电容元件用电介质层夹在中间与第2下部电极部分相对。
如果依据本发明另一方案的具有电容元件的半导体器件，则由于第2下部电极部分沿着孔的周面形成，因此具有筒形部分。由此，由于能够增加下部电极部分与上部电极部分的相对区域，因此能够使电容元件的容量增大。
另外，上部电极层形成为充填设置在绝缘层中的孔的内部的插塞层。因此，上部电极层能够在绝缘层的上表面直接地与成为布线的部分电连接。由此，由于不需要设置连接上部电极层与布线部分用的连接孔，因此能够减薄绝缘层的厚度。从而，缓和在以往例中成为问题的由源/漏区上的绝缘层的膜厚加厚而产生的问题。
在上述另一方案的具有电容元件的半导体器件中，第2下部电极部分最好不位于绝缘层的上表面上。
由此，能够与电容元件用电介质层等分别单独地把第2下部电极部分图形化。
在上述另一方案的具有电容元件的半导体器件中，第2下部电极部分最好具有在绝缘层的上表面上延伸的部分。
由此，能够使用同一个掩膜把第2下部电极部分与电容元件用电介质层等图形化。
在上述另一方案的具有电容元件的半导体器件中，孔最好形成为使得具有比第1下部电极部分的上表面宽的开口直径。
这样由于加大用上部电极层充填的孔的开口直径，因此能够使电容元件的容量增大。
在上述另一方案的具有电容元件的半导体器件中，最好形成多个孔，多个孔的每一个到达单一的第1下部电极部分，并且第2下部电极部分具有沿着多个孔的各周面的部分，而且上述上部电极层形成为充填多个孔的每一个。
这样通过多个孔加入凹凸能够使电容元件的容量增大。
本发明另一方案的具有电容元件的半导体器件的制造方法具备在下部电极层上形成电容元件用电介质层的工序；形成绝缘层使得覆盖下部电极层以及电容元件用电介质层的上表面的工序；在绝缘层上形成到达电容元件用电介质层的孔的工序；形成上部电极层使得充填孔的内部的工序。
如果依据本发明一方案的具有电容元件的半导体器件的制造方法，则在用电容元件用电介质层覆盖了下部电极层以后形成孔。因此，能够做成不仅在孔的正下方区域，而且在其外周区域电容元件用电介质层也与下部电极层接触的构造。由此，与以往的结构(图17)相比较，能够提高防止来自下部电极层的金属原子扩散的效果。
另外，由于电容元件用电介质层兼用为扩散阻挡层，因此不需要单独形成扩散阻挡层等。由此，不需要单独形成扩散阻挡层等的工序，能够以简单的制造工序形成防扩散效果高的扩散阻挡层。
另外，上部电极层形成为充填设置在绝缘层中的孔的内部的插塞层。因此，上部电极层能够在绝缘层的上表面直接地与成为布线的部分电连接。由此，由于不需要设置连接上部电极层与布线部分用的连接孔，因此能够减薄绝缘层的厚度。从而，缓和在以往例中成为问题的由源/漏区上的绝缘层的膜厚加厚而产生的问题。
在上述一方案的具有电容元件的半导体器件的制作方法中，在下部电极层上形成电容元件用电介质层的工序最好具有在把下部电极层图形化了以后，形成电容元件用电介质层使得覆盖下部电极层的上表面以及侧面的工序。
由此还能够防止来自下部电极层的侧面的金属原子的扩散。
在上述一方案的具有电容元件的半导体器件的制造工序中，在下部电极层上形成电容元件用电介质层的工序最好具有在成为下部电极层的导电层上形成了电容元件用电介质层以后，把导电层和电容元件用电介质层图形化的工序。
由此，能够使用同一个掩膜把下部电极层和电容元件用电介质层图形化。由此，与分别使用掩膜把电容元件用电介质层和下部电极层图形化的情况相比较能够省略掩膜。
本发明另一方案的具有电容元件的半导体器件的制造方法具备形成第1下部电极部分的工序；在第1下部电极部分上形成绝缘层的工序；在绝缘层上形成到达第1下部电极部分的孔的工序；形成具有沿着孔的周面部分而且与第1下部电极部分电连接的第2下部电极部分的工序；在第2下部电极部分上形成电容元件用电介质层的工序；形成上部电极层使得充填孔的内部而且把电容元件用电介质层夹在中间与第2下部电极部分相对的工序。
如果依据本发明另一方案的具有电容元件的半导体器件的制造方法，则由于第2下部电极部分沿着孔的周面形成，因此具有筒形部分。由此，能够增加下部电极层与上部电极层的相对区域，因此能够使电容元件的容量增大。
另外，上部电极层形成为充填设置在绝缘层中的孔的内部的插塞层。因此，上部电极层能够在绝缘层的上表面直接地与成为布线的部分电连接。由此，由于不需要设置连接上部电极层与布线部分用的连接孔，因此能够减薄绝缘层的厚度。从而，缓和在以往例中成为问题的由源/漏区上的绝缘层的膜厚加厚而产生的问题。
在上述另一方案的具有电容元件的半导体器件的制造方法中，形成第2下部电极部分的工序最好具有在形成了成为第2下部电极部分的导电层使得覆盖孔的内面以及绝缘层的上表面以后进行图形化，使其仅在孔内残留的工序。
由此，能够把第2下部电极部分与电容用电容元件用电介质层分别图形化。
在上述另一方案的具有电容元件的半导体器件的制造方法中，形成上述第2下部电极部分的工序最好具有在形成了成为第2下部电极部分的导电层使得覆盖孔的内面以及绝缘层的上表面以后，与在成为第2下部电极部分的导电层上形成的电容元件用电介质层一起图形化，使其仅在孔的内部以及绝缘层的上表面的一部分上残留的工序。
由此，能够使用同一个掩膜把第2下部电极部分和电容元件用电介质层等图形化。
在上述另一方案的具有电容元件的半导体器件的制造方法中，孔最好形成为具有比第1下部电极部分的上表面宽的开口直径。
由此由于加大用上部电极层充填的孔的开口直径，因此能够使电容元件的容量增大。
在上述另一方案的具有电容元件的半导体器件的制造方法中，最好形成多个孔，多个孔的每一个形成为到达单一的第1下部电极部分，第2下部电极部分具有沿着多个孔的各周面的部分，而且上部电极层形成为充填多个孔的每一个。
这样通过多个孔加入凹凸能够使电容元件的容量增大。
图2～图5是按照工序顺序示出本发明实施形态1的具有电容元件的半导体器件的制造方法的概略剖面图。
图6是概略地示出本发明实施形态2的具有电容元件的半导体器件的结构的剖面图。
图7是示出本发明实施形态2的具有电容元件的半导体器件的结构的概略剖面图。
图8是概略地示出本发明实施形态3的具有电容元件的半导体器件的结构的剖面图。
图9～图10是按照工程顺序示出本发明实施形态3的具有电容元件的半导体器件的制造方法的概略剖面图。
图11是概略地是出本发明实施形态4的具有电容元件的半导体器件的结构的剖面图。
图12～图13是按照工序顺序示出本发明实施形态4的具有电容元件的半导体器件的制造方法的概略剖面图。
图14是概略地示出本发明实施形态5的具有电容元件的半导体器件的结构的剖面图。
图15是概略地示出本发明实施形态6的具有电容元件的半导体器件的结构的剖面图。
图16是概略地示出以往的具有电容元件的半导体器件的结构的剖面图。
图17是概略地示出在特开平11-274428号公报中公开的具有电容元件的半导体器件的结构的剖面图。
图18～图23是按照工序顺序示出图17的半导体器件的制造方法的概略剖面图。
发明的
具体实施例方式
以下，根据
本发明的本实施形态。
实施形态1参照图1，例如在由硅构成的半导体衬底1的表面上，通过成为槽分离的元件分离用氧化膜2进行电分离。在该被电分离了的表面上，例如形成MIS(Metal Insulator Semiconductor)晶体管T。
MIS晶体管T具有一对源/漏区3，栅极绝缘层4，栅极电极层5。一对源/漏区3相互隔开距离形成。栅极电极层5在由一对源/漏区3夹持的区域上经过栅极绝缘层4形成。在栅极绝缘层4上，例如使用硅氮化膜，硅氧化膜或者钽氧化膜等高电介质层。栅极电极层5例如由掺杂了磷或砷等杂质的多晶硅或者非晶硅5a与氮化钛等高熔点金属膜化合物5b的叠层构造形成。在该栅极电极层5上形成绝缘层6。
在表面的整个面上形成层间绝缘层7使得覆盖MIS晶体管T。该层间绝缘层7例如由硅氧化膜构成，而且在表面阶差大的情况下实施基于CMP法的平坦化处理。如果层间绝缘层7的表面阶差大则在照相制版时将产生散焦(焦点偏移)，由此，产生抗蚀剂图形的凌乱或者尺寸分散，而通过平坦化处理能够防止这些不理想状况。
在层间绝缘层7上形成到达源/漏区3的连接孔7a。在连接孔7a内充填金属插塞8。金属插塞8由用于确保与层间绝缘层7的粘接性，以及与MIS晶体管T的源/漏区3或者栅极电极层5的电连接电阻值的稳定性的第1层8a，以及作为金属插塞8的主材的第2层8b形成。第1层8a例如具有Ti，Ta，W，Mo，Hf等高熔点金属，或者它们的氮化物、硅化物，或者把它们叠层了的构造。另外第2层8b例如由W，Ti，TiN，Cu，Al，AlSi，AlCu等材质形成。
在层间绝缘层7上形成电容元件C和第1金属布线层9B。该电容元件C具有下层电极9A，电容元件用电介质层10，上层电极12A、13A。
下层电极9A经过金属插塞8与一对源漏区3的一方电连接。该下层电极9A具有用例如TiN，TaN，WN，WSi，MoSi等构成的金属层9a，9c夹住例如Al，AlSi，AlSiCu，AlCu等Al系列合金或者W，Cu，TiN等金属层9b的上下两面的构造。该金属层9a，9b以减小照相制版时的表面反射率，容易地进行抗蚀剂图形的形成的同时，改善金属布线的可靠性为目的而形成。另外第1金属布线层9B与下层电极9A相同，具有叠层构造9a，9b，9c，而且经过金属插塞8与一对源/漏区3的另一方电连接。
电容元件用电介质层10形成为不仅与下层电极9A的上表面而且还与侧面接触。在该电容元件用电介质层10上，例如使用硅氧化膜或者硅氮化膜，或者氧化钽，氧化铝等金属氧化膜或者金属氮化膜。
形成层间绝缘层11使得覆盖该下层电极9A，金属布线9B等。该层间绝缘层11例如由硅氧化膜，含有氟(F)的硅氧化膜，或者碳化硅(SiC)，含有介电常数为2～4左右的碳(C)的有机系列材料，或者它们的叠层构造形成。该层间绝缘膜11的上表面通过CMP法等进行平坦化处理。在该层间绝缘膜11上形成到达电容元件用电介质层10的上表面的插塞层11a和到达第1金属布线层9B的通孔11b。
上层电极12A，13A具有充填插塞层11a内部的金属插塞部分12A和与其金属插塞部分12A的上面接触的上层部分13A。金属插塞部反12A通过充填插塞孔11a的内部，经过电容元件用电介质层10与下层电极9A相对。该金属插塞部分12A与金属插塞8相同，具有第1层12a和第2层12b。该第1层12a具有例如Ti，Ta，W，Mo，Hf等高熔点金属膜或者它们的氮化物、硅化物，或者把它们叠层了的构造。另外第2层12b由例如W，Ti，TiN，Cu，Al，AlSi，AlCu等形成。
上层部分13A与下层电极9A相同，具有例如用由TiN，TaN，WN，WSi，MoSi等构成的金属层13a，13c夹持例如由Al，AlSi，AlSiCu，AlCu等Al系列合金或者W，Cu，TiN等构成的的金属层13b的上下两面。
另外在通孔11b内充填金属插塞12B。该金属插塞12B由与金属插塞部分12B相同的材料构成的第1层12a以及第2层12b形成。在层间绝缘层11上形成第2金属布线层13B使得与该金属插塞12B的上表面接触。该第2金属布线层13B由与上层部分13A相同材质构成的金属层13a，13b，13c形成。
其次，说明本实施形态的制造方法。
参照图2，例如在由硅构成的半导体衬底1的表面上形成了元件分离用氧化膜2以后，图形化并且形成栅极绝缘层4，栅极电极层5，绝缘层6。然后，例如施加离子注入等形成一对源/漏区3。由此，形成MIS晶体管T。
在表面的整个面上形成层间绝缘层7使得覆盖该MIS晶体管T。在该层间绝缘层7的表面阶差大的情况下，在照相制版时将产生散焦(焦点偏移)，成为抗蚀剂图形的凌乱或者尺寸分散的原因，因此通过CMP法实施平坦化处理。在该层间绝缘层7上根据通常的照射制版技术以及刻蚀技术，形成连接孔7a。
参照图3，在表面的整个面上形成了第1层8a以及第2层8b使得充填连接孔7a以后，通过刻蚀或者CMP法去除。由此，第1以及第2层8a，8b仅残留在连接孔7a的内部形成金属插塞8。然后，顺序地成膜金属层9a、9b、9c，通过通常的照相制版技术以及刻蚀技术进行图形化。由此，同时形成由金属层9a、9b、9c的叠层构造构成的下层电极9A和第1金属布线层9B。
金属层9b例如由Al，AlSi，AlSiCu，AlCu等Al系列合金或者W，Cu，TiN等材质形成，金属层9a，9c例如由TiN，TaN，WN，WSi，MoSi等材质形成。
参照图4，在表面的整个面上通过CVD法形成电容元件用电介质层10使得覆盖下层电极9A以及第1金属布线层9B。在电容元件用电介质层10中使用硅氧化膜，硅氮化膜，或者氧化钽，氧化铝等金属氧化膜或者金属氮化膜。形成层间绝缘层11使得覆盖电容元件用电介质层10的上表面。该层间绝缘层11由硅氧化膜，含有氟的硅氧化膜，或者碳化硅，含有介电常数2～4左右的碳的有机系列材料，或者它们的叠层构造构成。
在该层间绝缘层11上通过CMP法等实施了平坦化处理以后，通过通常的照相制版技术基极刻蚀技术形成到达电容元件用电介质层10的表面的插塞孔11a和通孔11b。在该刻蚀时，电容元件用电介质层10起到刻蚀限制的作用。
参照图5，在表面的整个面上涂覆了光致抗蚀剂21以后，使用通常的照相制版技术，进行图形化使得在通孔11b的正上方具有开口。通过把该抗蚀剂图形21作为掩膜实施刻蚀，去除通孔11b底部的电容元件用电介质层10，露出第1金属布线层9B的上表面。然后，例如通过等去除抗蚀剂图形21。
然后，如图1所示那样，形成金属插塞12A，12B使得充填插塞孔11a以及通孔11b以后，形成上层部分13A和第2金属布线层13B使得接触其金属插塞12A以及12B的每一个。由此，制造本实施形态的具有电容元件的半导体器件。
在本实施形态中，不仅是下层电极9A的上表面而且其侧面也覆盖电容元件用电介质层电介质层10。由此，假如下层电极9A包含铜等比较容易在硅氧化膜中扩散的金属元素的情况下，也能够防止其金属元素向层间绝缘层11中扩散。由此，能够防止由于向层间绝缘层11中扩散金属元素而使得MIS晶体管T的阈值电压等发生变动。
另外，由于电容元件用电介质层10兼用为扩散阻挡层，因此不需要单独形成扩散阻挡层。由此，不需要单独形成扩散阻挡层的工序，能够以简单的制造工序得到高的防扩散效果。
另外，上层电极12A、13A的一部分12A形成为充填插塞孔11a内部的插塞层。由此，金属插塞部分12A与上层部分13A直接接触，因此不需要用于把两者进行连接的连接孔。由此，与设置该连接孔的情况相比较，能够减薄层间绝缘层11的膜厚，不会产生通孔11b的开口不良等问题。
另外，插塞孔11a的深度比通孔11b的深度仅变化电容元件用电介质层10的厚度部分左右。因此，即使与插塞孔11a形成的同时形成通孔11b，也能够防止其通孔11b的开口不良。
根据以上所述，由于能够防止下层电极9A的金属原子的扩散，能够防止通孔的开口不良的同时，把形成电容元件的电极做成金属层，因此能够形成电特性稳定的电容元件。
实施形态2参照图6，本实施形态的结构与实施形态1的结构相比较，电容元件用电介质层10的结构不同。电容元件用电介质层10只是在下层电极9A的上表面上以及第1金属布线层9B的上表面上形成，不覆盖下层电极9A以及第1金属布线层9B的各侧面。下层电极9A上的电容元件用电介质层10的侧面构成为与下层电极9A的侧面连续的表面，另外第1金属布线层9B上的电容元件用电介质层10的侧面构成为与第1金属布线层9B的侧面连续的表面。
另外，由于除此以外的结构与上述第1实施形态的结构几乎相同，因此对于相同的部件标注相同的符号并且省略其说明。
其次说明本实施形态的制造方法。
本实施形态的制造方法首先实施与图2所示的实施形态1相同的工序。然后，参照图7，通过与实施形态1相同的方法形成金属插塞8使得充填连接孔7a。在层间绝缘层7的整个表面上形成金属层9a、9b、9c。在这金属层9a、9b、9c的整个表面上形成电容元件用电介质层10。在该电容元件用电介质层10上通过通常的照相制版技术，形成抗蚀剂图形23。
该抗蚀剂图形23作为掩膜，在电容元件用电介质层10以及金属层9a、9b、9c的每一个上实施刻蚀进行图形化。由此，形成下层电极9A和第1金属布线层9B。另外电容元件用电介质层10位于下层电极9A以及第1金属布线层9B的上表面，而且下层电极9A上的电容元件用电介质层10的侧面构成与下层电极9A的侧面连续的表面，另外第1金属布线层9B的电容元件用电介质层10的侧面构成与第1金属布线层9B的侧面连续的表面。电容元件用电介质层10与抗蚀剂图形23相同，在金属层9a、9b、9c的刻蚀时作用为刻蚀掩膜。然后，例如通过灰化刨磨等去除抗蚀剂图形23。
然后，通过实施与实施形态1相同的后工序，制造图6所示的本实施形态的具有电容元件的半导体器件。
在本实施形态中，如图6所示，电容元件用电介质层10不仅在插塞孔11a的正下方而且在其外周区域也与下层电极9A接触。因此，与图17所示的以往的结构相比较能够加大防止来自下层电极9A的金属原子的扩散的效果。
另外，伴随金属布线宽度的缩小，难以形成基于照相制版处理的微细的抗蚀剂图形。为了尺寸控制性良好地形成抗蚀剂图形，把抗蚀剂图形的膜厚薄膜化是有效地，但是在干法刻蚀时由于切削光致抗蚀剂，因此如果超出需要减薄抗蚀剂图形等膜厚则有时在金属布线刻蚀时将产生断线。
在本实施形态中，由于把电容元件用电介质层10用作为金属布线形成时的刻蚀掩膜材料，因此能够尺寸精度地形成金属布线。
另外，由于把在层间绝缘层11的插塞孔11a中充填的金属插塞部分12A用作为电容元件C的电极，因此与实施形态1相同，将不会产生以往的半导体器件那样的连接孔的开口不良等问题。
如以上那样，能够形成电特性稳定的电容元件。
实施形态3参照图8，本实施形态的结构与实施形态1的结构相比较，电容元件C以及通孔11b内的结构不同。电容元件C的下层电极具有第1下层电极部分9A和第2下层电极部分31。第1下层电极部份9A具有与实施形态1的下层电极9A相同的结构。第2下层电极部分31具有沿着插塞孔11a的周面的筒形部分，而且与上表面接触。该第2下层电极层31仅在插塞孔11a内形成，不位于层间绝缘层11的上表面上。
在该第2下层电极层31的材质中，使用例如Ti，TiN，W，WN，TaN，WSi，TiSi，TiSiN等高溶点金属或者其化合物，或者Al，AlCu等Al系列金属，或者Cu，Al，Ag。
形成上层电极的金属插塞部分12A使得夹持电容元件用电介质层10与该第2下层电极部分31相对，而且使得充填插塞孔11a。该金属插塞部分12A具有第1层12a和第2层12b。在第1层12a中具有例如Ti，Ta，W，Mo，Hf等高熔点金属或者它们的氮化物、硅化物，或者把它们叠层了的构造。在第2层12b中使用例如W，Ti，TiN，Cu，Al，AlSi，AlCu等。
上层部分13A具有与金属插塞部分12A接触的金属层13b，形成在该金属层13b上的金属层13c。在金属层13b中使用例如Al，AlSi，AlSiCu，AlCu等Al系列合金或者W，Cu，TiN等。在金属层13c中，以减少照相制版时的表面反射率使得容易地形成抗蚀剂图形的同时，改善金属布线的可靠性为目的，例如使用TiN，TaN，WN，WSi，MoSi等。
在通孔11b内，用金属层31和金属插塞12B充填。金属层31由与第2下层金属部分31相同的材质构成。另外构成金属插塞12B的金属层12a以及12b的每一个由与构成金属插塞部分12A的金属层12a以及12b的每一个相同的材质构成。
形成第2金属布线13B使得与金属插塞12B接触。构成第2金属布线13B的金属层13b以及13c的每一个由与构成上层部分13A的金属层13b以及13c的每一个相同的材质构成。
另外，除此以外的结构由于与上述实施形态1的结构基本相同，因此对于相同的部件标注相同的符号并且省略其说明。
其次说明本实施形态的制造方法。
本实施形态的制造方法首先实施与图2以及图3所示的实施形态1相同的工序。然后，参照图9，形成层间绝缘层11使得覆盖第1下层电极9A和第1金属布线9B。在该层间绝缘层11上通过通常的照相制版技术以及刻蚀技术形成插塞孔11a以及通孔11b。在整个表面上形成金属层31使得沿着插塞孔11a以及通孔11b的各个内面。然后，使用CMP法去除位于层间绝缘层11上表面的金属层31，或者在插塞孔11a以及通孔11b内选择性地形成了抗蚀剂以后通过刻蚀金属层31，仅在插塞孔11a以及通孔11b内选择性地残留金属层13。
参照图10，形成电容元件用电介质层10使得覆盖整个表面。在该电容元件用电介质层10上形成抗蚀剂图形25，把该抗蚀剂图形25作为掩膜在电容元件用电介质层10上施加刻蚀。由此，在插塞孔11a的内面及其周围残留电容元件用电介质层10。抗蚀剂图形25例如通过灰化刨磨等去除。然后，如图8所示，形成由第1层12a以及第2层12b构成的金属插塞12A以及12B使得埋入插塞孔11a以及通孔11b的内部。然后，形成上层部分13A以及第2金属布线层13B使得与金属插塞12A以及12B的每一个电连接。
由此，制造实施形态3的具有电容元件的半导体器件。
在本实施形态中，由于下层电极像第2下层电极部分31那样具有筒形部分，因此与实施形态1以及2所示的半导体器件相比较能够以相同的底面尺寸形成具有更大容量的电容元件。
另外，由于形成上层电极使得充填插塞孔11a，因此与实施形态1以及2相同，能够防止发生通孔11b的开口不良。
实施形态4参照图11，本实施形态的结构与实施形态3的结构相比较，第2下层电极部分31以及通孔11b内的结构不同。第2下层电极部分31在插塞孔11a内，而且还在层间绝缘层11的上表面上一部分延伸地形成。另外第2下层电极部分31的侧面构成与电容元件用电介质层10以及第1层12a的侧面连续的表面。
在通孔11b内充填金属层31以及第2层12b，不形成第1层12a。
另外，由于除此以外的结构与上述第3实施形态3的结构几乎相同，因此对于相同的部件标注相同的符号并且省略其说明。
其次说明本实施形态的制造方法。
本实施形态的制造方法首先实施与图2以及图3所示的实施形态1相同的工序。然后，参照图13，形成层间绝缘层11使得覆盖第1下层电极部分9A以及第1金属布线层9B。在该层间绝缘层11上通过通常的照相制版技术以及刻蚀技术，形成到达第1下层电极部分9A的插塞孔11a，到达第1金属布线层9B的通孔11b。在整个表面上形成金属层31使得覆盖该插塞孔11a以及通孔11b的内壁面。在该金属层31的整个表面上叠层并形成电容元件用电介质层10以及金属层12a。
在该金属层12a上形成抗蚀剂图形26。以该抗蚀剂图形26为掩膜通过刻蚀金属层12a以及电容元件用电介质层10，仅在插塞孔11a内及其周边残留金属层12a以及电容元件用电介质层10。然后，例如通过灰化刨磨等去除抗蚀剂图形26。
参照图13，在整个表面上形成金属层12b使得充填插塞孔11a以及通孔11b内部以后，在整个表面上实施背面刻蚀。由此，仅在插塞孔11a内以及通孔11b内残留金属层12b。
然后，如图11所示，形成金属层13b、13c，通过用通常的照相制版技术以及刻蚀技术进行图形化制造本实施形态的具有电容元件的半导体器件。
如果依据本实施形态，则由于第2下层电极部分31具有沿着插塞孔11a的内周面的筒形部分，因此与实施形态1以及2所示的半导体器件相比较能够以相同的底面尺寸形成具有更大容量的电容元件。
另外由于下层电极具有在插塞孔11a内埋入的金属插塞部分12A，因此与实施形态1～3相同，不会发生通孔11b的开口不良等问题。
如以上那样，能够形成电特性稳定的电容元件。
实施形态5
参照图14，本实施形态的结构与实施形态4的结构相比较插塞孔11a的形状不同。插塞孔11a具有比第1下层电极部分9A的上表面的面积大的开口直径。因此，第2下层电极部分31还接触第1下层电极部分9A的侧壁。
另外，由于除此以外的结构与上述实施形态4的结构几乎相同，因此对于相同的部件标注相同的符号并且省略其说明。
另外，本实施形态的制造方法，由于除去形成插塞孔11a使得比第1下层电极部分9A的上表面的面积宽的开口直径这一点以外与实施形态4的制造方法几乎相同，因此省略其说明。
在本实施形态中，由于形成为使得具有比第1下层电极部分9A的上表面的面积大开口直径，因此与实施形态4的半导体器件相比较能够以相同的底面尺寸形成具有更大容量的电容元件。
实施形态6参照图15，本实施形态的结构与实施形态4的结构相比较，形成多个到达单一的第1下层电极部分9A的插塞孔11a这一点不同。形成第2下层电极部分31使得沿着多个插塞孔11a的各个内面。在各个插塞孔11a内，形成金属插塞部分12使得经过电容元件用电介质层10与第2下层电极部分31相对，而且埋入插塞孔11a内。
该金属插塞部分12A具有位于多个插塞孔11a内的第1层12a和按照各插塞孔11a分离并且充填的第2层12b。
另外，由于除此以外的结构与上述实施形态4的结构几乎相同，因此对于相同的部件标注相同的符号并且省略其说明。
另外在本实施形态的制造方法中，除去形成多个插塞孔11a以外与实施形态4的制造方法相同，因此省略其说明。
在本实施形态中，通过设置多个插塞孔11a，在层间绝缘层11的表面上设置凹凸，因此与实施形态4所示的半导体器件相比较，能够以相同的底面尺寸形成具有更大容量的电容元件。
另外，在上述实施形态1～6中，说明了在第1金属布线层以及第2金属布线层之间的层间绝缘层上形成插塞孔(开口部分)，在其插塞孔上把电容元件的上部电极形成为作为插塞层的情况。然而，如果是具有2层以上的金属布线层的半导体器件，则通过在上述第1以及第2金属布线层以外的金属布线层之间的层间绝缘层上形成具有与上述相同结构的电容元件，也能够得到与上述相同的效果。
上面公开的实施形态在所有的各点都是例示，应该考虑为不受限于这些例子。本发明的范围不是由上述的说明而是由权利要求的范围示出，包含了与权利要求的范围均等的意义以及范围内的所有变更。
权利要求
1.一种具有电容元件的半导体器件，其特征在于具备下部电极层(9A)；形成在上述下部电极层(9A)上的电容元件用电介质层(10)；形成在上述下部电极层(9A)以及上述电容元件用电介质层(10)的上面，而且具有到达上述电容元件用电介质层(10)的孔(11a)的绝缘层(11)；充填上述孔(11a)的内部，而且把上述电容元件用电介质层(10)夹在中间，与上述下部电极层(9A)相对的上部电极层(12A，13A)，上述电容元件用电介质层(10)在上述孔(11a)的正下方区以及上述孔的周壁的外周区域与上述下部电极层(9A)的上表面接触。
2.如果权利要求1中所述的具有电容元件的半导体器件，其特征在于上述电容元件用电介质层(10)与上述下部电极层(9A)的侧面接触。
3.如权利要求1中所述的具有电容元件的半导体器件，其特征在于上述电容元件用电介质层(10)具有实质上与上述下部电极层(9A)的侧壁连续的表面。
4.一种具有电容元件的半导体器件，其特征在于具备第1下部电极部分(9A)；形成在上述第1下部电极部分(9A)上，而且具有到达上述第1下部电极部分(9A)的孔(11a)的绝缘层(11)；具有沿着上述孔(11a)的周面形成的筒形部分，而且与上述第1下部电极部分(9A)电连接的第2下部电极部分(31)；形成在上述第2下部电极部分(31)上的电容元件用电介质层(10)；充填上述孔(11a)的内部，而且把上述电容元件用电介质层(10)夹在中间与上述第2下部电极部分(31)相对的上部电极层(12A，13A)。
5.如权利要求4中所述的具有电容元件的半导体器件，其特征在于上述第2下部电极部分(31)不位于上述绝缘层(11)的上表面上。
6.如权利要求4中所述的具有电容元件的半导体器件，其特征在于上述第2下部电极部分(31)具有在上述绝缘层(11)的上述表面上延伸的部分。
7.如权利要求4中所述的具有电容元件的半导体器件，其特征在于上述孔(11a)形成为具有比上述第1下部电极部分(9a)的上表面宽的开口直径。
8.如权利要求4中所述的具有电容元件的半导体器件，其特征在于形成多个上述孔(11a)，多个上述孔(11a)的每一个到达单一的上述第1下部电极部分(9A)，上述第2下部电极部分(31)具有沿着多个上述孔(11a)的各周面的部分，而且上述上部电极层(12A，13A)形成为充填多个上述孔(11a)的每一个。
9.一种具有电容元件的半导体器件的制造方法，其特征在于具备在下部电极层(9A)上形成电容元件用电介质层(10)的工序；形成绝缘层(11)使得覆盖上述下部电极层(9A)以及上述电容元件用电介质层(10)的上面的工序；在上述绝缘层(11)上形成到达上述电容元件用电介质层(10)的孔(11a)的工序；形成上部电极层(12A，13A)使得充填上述孔(11a)的内部的工序。
10.如权利要求9中所述的具有电容元件的半导体器件的制造方法，其特征在于在上述下部电极层(9A)上形成电容元件用电介质层(10)的工序具有在把上述下部电极层(9A)图形化了以后形成上述电容元件用电介质层(10)，使得覆盖上述下部电极层(9A)的上表面以及侧面的工序。
11.如权利要求9中所述的具有电容元件的半导体器件的制造方法，其特征在于在上述下部电极层(9A)上形成电容元件用电介质层(10)的工序具有在成为上述下部电极层(9A)的导电层上形成了上述电容元件用电介质层(10)以后，把上述导电层(9A)和上述电容元件用电介质层(10)图形化的工序。
12.一种具有电容元件的半导体器件的制造方法，其特征在于具备形成第1下部电极部分(9A)的工序；在上述第1下部电极部分(9A)上形成绝缘层(11)的工序；在上述绝缘层(11)上形成到达上述第1下部电极部分(9A)的孔(11a)的工序；形成具有沿着上述孔(11a)的周面的部分，而且与上述第1下部电极部分(9A)电连接的第2下部电极部分(31)的工序；在上述第2下部电极部分(31)上形成电容元件用电介质层(10)的工序；形成上部电极层(12A，13A)，使得充填上述孔(11a)的内部，而且把上述电容元件用电介质层(10)夹在中间与上述第2下部电极部分(31)相对的工序。
13.如权利要求12中所述的具有电容元件的半导体器件的制造方法，其特征在于形成第2下部电极部分(31)的工序具有形成作为上述第2下部电极部分(31)的导电层使得覆盖上述孔(11a)的内面上以及上述绝缘层(11)的上表面上以后进行图形化，仅在上述孔(11a)的内部残留的工序。
14.如权利要求12中所述的具有电容元件的半导体器件的制造方法，其特征在于形成第2下部电极部分(31)的工序具有在形成作为上述第2下部电极部分(31)的导电层使得覆盖上述孔(11a)的内面上以及上述绝缘层(11)的上表面上以后，与形成在作为上述第2下部电极部分(31)的导电层上的上述电容元件用电介质层(10)一起进行图形化，在上述孔(11a)的内部以及上述绝缘层(11)的上表面的一部分上残留的工序。
15.如权利要求12中所述的具有电容元件的半导体器件的制造方法，其特征在于上述孔(11a)形成为具有比上述第1下部电极部分(9A)的上表面宽的开口直径。
全文摘要
一种具有电容元件的半导体器件及其制造方法,在下层电极9A上形成电容元件用电介质层10。在该下部电极层9A和电容元件用电介质层10上形成层间绝缘层11,在该层间绝缘层11上形成到达电容元件用电介质层10的插塞孔11a。形成上层电极12A,13A使得充填该插塞孔11a的内部,而且把电容元件用电介质层10夹在中间与下层电极9A相对。电容元件用电介质层10在插塞孔11a的正下方区以及插塞孔11a的周壁的外周的区域与下层电极9A接触。由此,可以得到能够防止下层电极9A的金属原子的扩散的同时具有大容量的电容元件的半导体器件及其制造方法。
文档编号H01L23/52GK1359157SQ0112551
公开日2002年7月17日 申请日期2001年8月10日 优先权日2000年12月15日
发明者高田佳史, 泉谷淳子, 砂田繁树 申请人:三菱电机株式会社, 菱电半导体系统工程株式会社