专利名称：沟槽式场效应管及其制备方法
技术领域：
本发明涉及一种场效应晶体管，具体涉及一种垂直结构的沟槽式场效应管，属于
半导体技术领域。
背景技术：
功率沟槽式MOS场效应管作为一种在平面式MOS场效应管基础上发展起来的新型 大功率M0S场效应管，消除了平面式MOS场效应管的寄生JFET效应，具有导通电阻减小、饱 和压降低、开关速度快、沟道密度高、芯片尺寸小等特点，是中低压大功率MOS场效应管发 展的主流。 图la为普通沟槽式场效应管100剖面结构示意图。如图la所示，沟槽式场效应 管100在N+硅衬底110上生长一层N-外延层120，电子由N+源掺杂区104流经沟道105后 改为垂直方向由衬底110流出。因此，漏电极103由硅片底面的金属层109c引出，硅片表 面只有金属层109b引出的源电极102和金属层109a引出的栅电极101，有利于提高集成 度，其中，多晶硅栅107位于衬底硅表面的沟槽中，且沟槽多晶硅栅107被源掺杂区104和 沟道区105包围，多晶硅栅107与源掺杂区104、沟道区105及外延层120之间有一栅氧化 层108，用于将多晶硅栅107和有源区隔开。 图lb为沟槽式场效应管100单元结构内的寄生元件示意图，图lc为沟槽式场效 应管IOO带有寄生元件的等效电路图，如lb及图lc所示，漏极和源极短接时的输入电容 Ciss = Cgs+Cgd，栅极和源极短接时的输出电容Coss = Cds+Cgd，而栅极和源极短接时的反 向传输电容Crss = Cgd，随着够倒数的增加，单位面积栅电荷Qg增加，栅漏电容Cgd增大， 从而增大了开关功耗，使得开关速度降低。
发明内容
本发明要解决的技术问题是，提供一种沟槽式场效应管，有效降低晶体管的 栅_漏电容，从而降低开关过程中的动态损耗，提高器件性能。 为解决上述技术问题，本发明提供的沟槽式场效应管包括第一导电类型的半导 体衬底以及覆盖其上表面的第一导电类型的外延层，位于外延层内的第一导电类型的源掺 杂区和第二导电类型的沟道区，被源掺杂区和沟道区包围的沟槽多晶硅栅，分别用于将沟 槽多晶硅栅和有源区、体区隔开的侧间隙壁和栅氧化层，用于连接外电极的源/漏/栅电 极，以及位于栅氧化层和沟槽多晶硅之间的绝缘层，其中，该绝缘层与栅氧化层和沟槽多晶 硅栅均相邻接触。 本发明提供的沟槽式场效应管中，侧间隙壁(Spacer)为氮化硅或正硅酸乙 酯(TEOS)热分解淀积的无定形二氧化硅。该沟槽式场效应管中，栅氧化层的厚度为 500A 1200人,绝缘层的厚度D ^栅氧化层的厚度。该结构中，绝缘层为二氧化硅、氮化 硅、氮氧化硅、含碳硅氧化物中的一种或任意几种组成的混合物，通过热氧化或化学气相淀 积方法沉积。
本发明提供的沟槽式场效应管中，半导体衬底的掺杂浓度大于外延层的掺杂浓 度，此外，源掺杂区为重掺杂区域，其掺杂浓度约为1E21cm—3，远大于外延层的掺杂浓度；沟 道区为轻掺杂区域，其掺杂浓度约为1E17cm—3。 作为较佳技术方案，第一半导体类型为N型，第二半导体类型为P型。
作为可选技术方案，第一半导体类型为P型，第二半导体类型为N型。 本发明还提供了一种上述沟槽式场效应管的制备方法，用以降低晶体管的栅-漏
电容，从而降低开关过程中的动态损耗，提高器件性能，其步骤包括 (1)提供第一半导体类型的半导体衬底，并在半导体衬底表面生长第一半导体类 型的外延层； (2)在外延层表面依次淀积二氧化硅及氮化硅层，并以此作掩膜在外延层表面刻 蚀形成沟槽； (3)依次沉积二氧化硅和氮化硅，并刻蚀在沟槽侧壁形成侧间隙壁；
(4)在沟槽底部沉积一绝缘层； (5)去除外延层表面的氮化硅和二氧化硅，热氧化生长栅氧化层并在沟槽内沉积
多晶硅栅，依次掺杂形成第二半导体类型的沟道区和第一 半导体类型的源掺杂区，并完成源、漏电极的制备。 本发明提供的沟槽式场效应管制备方法中，沟槽的刻蚀采用硬掩膜刻蚀或硅回蚀 方法实现，且其刻蚀深度大于源掺杂区以及沟道区的深度；侧间隙壁(Spacer)为氮化硅或 正硅酸乙酯(TE0S)热分解淀积的无定形二氧化硅，栅氧化层采用热氧化方法生长，其厚度 为500人 1200人。该方法中，外延层表面作为掩膜的氮化硅和二氧化硅采用湿法腐蚀或干
法刻蚀方法去除。 本发明提供的沟槽式场效应管制备方法中，绝缘层的沉积采用热氧化生长或化学 气相淀积(CVD)方法，所沉积绝缘层的厚度D^栅氧化层的厚度，在常规制备工艺中，所沉
积绝缘层的厚度D通常不小于2000 A。作为优选技术方案，该绝缘层为单层，其介质材料
为二氧化硅、氮化硅、氮氧化硅、含碳氮氧化硅中任意一种；作为可选技术方案，该绝缘层为 多层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳氮氧化硅中任意几种的组合。
本发明提供的沟槽式场效应管制备方法中，沟道区为轻掺杂区域，其掺杂方式为 扩散或低能离子注入，并经高温推进形成，而源掺杂区为重掺杂区域，其掺杂方式为高浓度 离子注入，且沟道区环绕包围整个源掺杂区域。 本发明提供的沟槽式场效应管制备方法中，多晶硅栅的淀积、沟道区和源区的掺 杂以及源、漏电极的制备均采用标准常规半导体工艺实现，其制备方法与普通沟槽式场效 应管一致。在该制备方法中，半导体衬底的掺杂浓度大于外延层的掺杂浓度，此外，源掺杂 区为重掺杂区域，其掺杂浓度约为1E21cm—3，大于半导体衬底的掺杂浓度，远大于外延层的 掺杂浓度；而沟道区为轻掺杂区域，其掺杂浓度约为1E17cm—3。作为可选技术方案，第一半 导体类型为N型，第二半导体类型为P型；作为另一可选技术方案，第一半导体类型为P型， 第二半导体类型为N型。 本发明的技术效果是，通过在沟槽底部的栅氧化层与沟槽多晶硅栅之间引入一厚 度较厚的绝缘层，增加了多晶硅栅和外延层以及作为漏区的衬底层之间的相对距离，即相 当于增加了栅-漏电容两极板间的距离，从而在不改变多晶硅栅面积、不增大器件导通电阻的前提下，减小了沟槽式场效应管的栅-漏电容，大大縮短了沟槽式场效应管在开关过 程中对栅_漏电容的充放电时间，提高了沟槽式场效应管的开关速度，降低其动态损耗，使 器件性能有了很大提高。此外，本发明提供的沟槽式场效应管制备方法均采用标准半导体 工艺完成，工艺步骤简单，相比于普通制备方法，在降低栅-漏电容、提高开关速度的同时， 也有效改善了沟槽侧壁的粗糙度。
图la为普通沟槽式场效应管剖面结构示意图；
图lb为普通沟槽式场效应管单元结构内寄生元件示意图；
图lc为沟槽式场效应管带有寄生元件的等效电路图；
图2为本发明提供的沟槽式场效应管剖面结构示意图；
图3为本发明提供的沟槽式场效应管制备方法流程图； 图4a 图4g为本发明提供的沟槽式场效应管制备方法工艺步骤结构示意图。
具体实施例方式
为使本发明的目的、技术方案和优点更加清楚，下面结合附图对本发明作进一步 的详细描述。
图2为本发明提供的沟槽式场效应管剖面结构示意图。 如图2所示，沟槽式场效应管200包括第一导电类型的半导体衬底210以及覆盖 其上表面的第一导电类型的外延层220，位于外延层210内的第一导电类型的源掺杂区201 和第二导电类型的沟道区202，被源掺杂区201和沟道区202包围的沟槽多晶硅栅204，分 别用于将沟槽多晶硅栅204和有源区、体区隔开的侧间隙壁207和栅氧化层205，用于连接 外电极的源/漏/栅电极212/213/211，以及位于栅氧化层205和沟槽多晶硅204之间的绝 缘层203，其中，该绝缘层203与栅氧化层205和沟槽多晶硅栅204均相邻接触。
在本具体实施方式
中，沟槽式场效应管200的沟槽多晶硅栅204的宽度W 为0. 2 ii m 0. 7 ii m，厚度DG为0. 8 ii m 1. 3 ii m，且其侧壁覆盖有 一 层侧间隙壁 (Spacer) 207，该侧间隙壁(Spacer) 207为氮化硅或由正硅酸乙酯(TEOS)热分解淀积的无 定形二氧化硅，用以将沟槽多晶硅栅204和源掺杂区201以及沟道区202隔开。在该沟槽 式场效应管200中，栅氧化层205的厚度为500A 1200 A，绝缘层203的厚度D ^栅氧化 层205的的厚度，作为优选实施参数，通常选择绝缘层203的厚度D^2000 A。该结构中， 绝缘层203为二氧化硅、氮化硅、氮氧化硅、含碳硅氧化物中的一种或任意几种组成的混合 物，通过热氧化或化学气相淀积(CVD)方法沉积。 在本具体实施方式
中，沟槽式场效应管200所选用的半导体衬底210的掺杂浓度 大于外延层220的掺杂浓度，此外，源掺杂区201为重掺杂区域，其掺杂浓度约为1E21cm—3， 远大于外延层220的掺杂浓度；沟道区202为轻掺杂区域，其掺杂浓度约为1E17cm—3。
作为最佳实施例，第一半导体类型为N型，第二半导体类型为P型。即在N+掺杂 的半导体衬底210上外延一 N-掺杂的外延层220，在外延层220表面刻蚀形成沟槽，并在沟 槽侧壁形成侧间隙壁(Spacer) 207，在沟槽底部热氧化或化学气相淀积形成一厚度较厚的 绝缘层203，之后在沟槽底部热氧化形成栅氧化层205，位于绝缘层203和外延层220之间，此后，在沟槽内填充多晶硅形成沟槽多晶硅栅204在外延层220内先后离子注入形成P-掺 杂的沟道区202和N++掺杂的源掺杂区201，并通过位于外延层220表面并覆盖沟槽多晶硅 栅204的金属层206a引出栅电极211，通过位于外延层220表面并覆盖源掺杂区201的金 属层206b引出源电极212，通过位于半导体衬底210地面的金属层206c引出漏电极213， 该沟槽式场效应管200为NMOS晶体管。 作为又一实施例，第一半导体类型为P型，第二半导体类型为N型。即在P+掺杂 的半导体衬底210上外延一 P-掺杂的外延层220，在外延层220表面刻蚀形成沟槽，并在沟 槽侧壁形成侧间隙壁(Spacer) 207，在沟槽底部热氧化或化学气相淀积形成一厚度较厚的 绝缘层203，之后在沟槽底部热氧化形成栅氧化层205，位于绝缘层203和外延层220之间， 此后，在沟槽内填充多晶硅形成沟槽多晶硅栅204在外延层220内先后离子注入形成N-掺 杂的沟道区202和？++掺杂的源掺杂区201，并通过位于外延层220表面并覆盖沟槽多晶硅 栅204的金属层206a引出栅电极211，通过位于外延层220表面并覆盖源掺杂区201的金 属层206b引出源电极212，通过位于半导体衬底210地面的金属层206c引出漏电极213， 该沟槽式场效应管200为PMOS晶体管。 作为最佳实施例的参数选择，沟槽式场效应管200的多晶硅栅极203宽度W为
0. 4 ii m，厚度De为1 ii m，栅氧化层205的厚度为800人，绝缘层203为热氧化生长的二氧
化硅，其厚度D为4000人，源掺杂区201掺杂浓度为1E21cm—3，沟道区202的掺杂浓度为
1E17cm—3，且沟道区202中间区域的掺杂浓度较高，边缘区域的掺杂浓度较低。 本具体实施方式
还提供了一种沟槽式场效应管的制备方法，用以降低晶体管的
栅_漏电容，从而降低开关过程中的动态损耗，提高器件性能。 图3为本具体实施方式
提供的沟槽式场效应管制备方法流程图。 在本具体实施方式
中，沟槽式场效应管200的制备方法包括以下步骤 步骤一，提供半导体衬底210，并在半导体衬底210表面生长一外延层220。 该步骤中，如图4a所示，所涉及的半导体衬底210及外延层220均为第一半导体
类型掺杂，其中，外延层220位于半导体衬底210表面，半导体衬底210的掺杂浓度高于外
延层220的掺杂浓度。 步骤二，在外延层表面依次沉积二氧化硅及氮化硅层，并以此作掩膜在外延层表 面刻蚀形成沟槽230。 该步骤中，如图4b所示，用作掩膜的二氧化硅及氮化硅层厚度较薄，沟槽230的刻 蚀采用硬掩膜刻蚀或硅回蚀方法实现，且其刻蚀深度大于所设计的源掺杂区201以及沟道 区202的深度。 步骤三，依次沉积二氧化硅和氮化硅，并刻蚀在沟槽230侧壁形成侧间隙壁207。
该步骤中，如图4c所示，侧间隙壁(Spacer) 207为氮化硅或正硅酸乙酯(TEOS)热 分解淀积的无定形二氧化硅，用以将沟槽多晶硅204与有源区隔开。
步骤四，在沟槽230底部沉积一绝缘层203。 该步骤中，如图4d所示，绝缘层203的沉积采用热氧化生长或化学气相淀积(CVD) 方法，其厚度D ^栅氧化层205的厚度，在常规制备过程中，绝缘层203的厚度D通常不小 于2000人。作为优选技术方案，绝缘层203为单层，其介质材料为二氧化硅、氮化硅、氮氧 化硅、含碳氮氧化硅中任意一种；作为可选技术方案，绝缘层203为多层，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳氮氧化硅中任意几种的组合。 步骤五，并完成栅氧化层205以及沟槽多晶硅栅204、源掺杂区201、沟道区202和 引出电极的制备。 该步骤中，首先采用湿法腐蚀或干法刻蚀方法去除覆盖在外延层220表面用作掩 膜的二氧化硅和氮化硅薄膜，并热氧化在沟槽230底部形成栅氧化层205，栅氧化层205位 于沟槽底部绝缘层203和外延层220之间，其厚度为500人 1200人，如图4e所示，在沟槽 230内沉积多晶硅形成沟槽多晶硅栅204，并采用化学机械抛光(CMP)方法对外延层220表 面进行抛光，去除多余的多晶硅，该沟槽多晶硅栅204的宽度W为0. 2 ii m 0. 7 ii m，厚度De 为0. 8 ii m 1. 3 ii m。 该步骤中，沟道区202和源掺杂区201的掺杂均以多晶硅栅204和侧间隙壁207 为掩膜进行。其中，沟道区202为第二导电类型的轻掺杂区域，其掺杂浓度约为1E17cm—3， 且其边缘位置的掺杂浓度略低于中间位置，其掺杂方式为扩散或低能离子注入，并经高温 推进形成，而源掺杂区201为第一导电类型的轻掺杂区域，其掺杂浓度约为1E21cm—3，大于 半导体衬底的掺杂浓度，远大于外延层的掺杂浓度，其掺杂方式为高浓度离子注入，如图4f 所示，源掺杂区201和沟道区202均为层状结构，源掺杂区201位于外延层220表面，而沟 道区202位于源掺杂区201下方，并与之相邻接触。源掺杂区201和沟道区202的掺杂深 度均小于沟槽多晶硅栅204的厚度，并环绕包围整个沟槽多晶硅栅204。
该步骤中，如图4g所示，外延层220表面溅射形成金属层206a，金属层206a与沟 槽多晶硅栅204直接接触并与源掺杂区201相隔离，用以引出沟槽式场效应管200的栅电 极211 ;外延层220表面溅射形成金属层206b，金属层206b与源掺杂区201直接接触并与 沟槽多晶硅栅204相隔离，用以引出沟槽式场效应管200的源电极212 ;半导体衬底210地 面建设形成一金属层206c，用以引出漏电极213。 作为最佳实施例，第一半导体类型为N型，第二半导体类型为P型，该沟槽式场效 应管200为NM0S晶体管。 作为又一实施例，第一半导体类型为P型，第二半导体类型为N型，该沟槽式场效 应管200为PM0S晶体管。 该具体实施方式
中，沟槽式场效应管200的栅-漏电容主要由位于多晶硅栅204 和半导体衬底210以及外延层220之间的栅氧化层205和绝缘层203造成，在沟槽式场效 应管200工作过程中，多晶硅栅204和第一半导体类型掺杂的外延层220分别充当电容器 的两金属平板，而位于二者之间的栅氧化层205和绝缘层203则充当位于两金属平板之间
的高介电常数介质，根据电容量的计算公式C-^"，其中s为电容极板面积；d为极板间
距离；k为静电力常量；e为极板间所填充介质的介电常数。在栅氧化层205与多晶硅栅 204之间引入一厚度较厚的绝缘层203，即相当于增大了电容极板多晶硅栅204和外延层 220之间的距离，从而在不减小多晶硅栅204面积的前提下，既保证了较小的导通电阻，又 减小了 MOS晶体管的栅-漏电容(米勒电容)，减少了 MOS晶体管开关过程中对反向传输电 容C^(即Cgd)的充放电时间，从而减小了MOS晶体管的上升和回落时间以及开关延时，大 大降低了其动态损耗，使器件性能得到更进一步的提高。 在不偏离本发明的精神和范围的情况下还可以构成许多有很大差别的实施例。应当理解，除了如所附的权利要求所限定的，本发明不限于在说明书中所述的具体实施例'
权利要求
一种沟槽式场效应管，包括第一导电类型的半导体衬底；覆盖所述半导体衬底上表面的第一导电类型的外延层；位于所述外延层内的第一导电类型源掺杂区和第二导电类型沟道区；被所述源掺杂区和沟道区包围的沟槽多晶硅栅；分别用于将所述沟槽多晶硅栅和有源区、体区隔开的侧间隙壁和栅氧化层；位于所述外延层上表面的金属源电极、栅电极以及位于所述半导体衬底下表面的金属漏电极；其特征在于，所述沟槽式场效应管还包括位于所述栅氧化层与所述沟槽多晶硅栅之间的绝缘层，所述绝缘层与所述栅氧化层和沟槽多晶硅栅均相邻接触。
2. 根据权利要求1所述的沟槽式场效应管，其特征在于，所述绝缘层为二氧化硅、氮化 硅、氮氧化硅、含碳硅化物中的 一种或任意几种组成的混合物。
3. 根据权利要求2所述的沟槽式场效应管，其特征在于，所述绝缘层的厚度^所述栅 氧化层的厚度。
4. 根据权利要求1所述的沟槽式场效应管，其特征在于，所述侧间隙壁为氮化硅或正 硅酸乙酯热分解淀积的无定形二氧化硅。
5. 根据权利要求1所述的沟槽式场效应管，其特征在于，所述第一半导体类型为N型， 所述第二半导体类型为P型。
6. 根据权利要求1所述的沟槽式场效应管，其特征在于，所述第一半导体类型为P型， 所述第二半导体类型为N型。
7. 根据权利要求1 6中任意一项所述的沟槽式场效应管，其特征在于，所述半导体衬 底的掺杂浓度大于所述外延层的掺杂浓度，所述源掺杂区的掺杂浓度大于所述半导体衬底 的掺杂浓度。
8. —种沟槽式场效应管制备方法，其步骤包括(1) 提供第一半导体类型的半导体衬底，并在所述半导体衬底表面生长第一半导体类 型的外延层；(2) 在所述外延层表面依次淀积二氧化硅及氮化硅层，并以此作掩膜在所述外延层表 面刻蚀形成沟槽；(3) 再次沉积二氧化硅和氮化硅，并刻蚀在所述沟槽侧壁形成侧间隙壁；(4) 在所述沟槽底部沉积一绝缘层；(5) 去除所述外延层表面的氮化硅和二氧化硅，热氧化生长栅氧化层并在所述沟槽内 沉积多晶硅栅，依次掺杂形成第二半导体类型的沟道区和第一半导体类型的源掺杂区，并 完成源、漏电极的制备。
9. 根据权利要求8所述的沟槽式场效应管制备方法，其特征在于，所述绝缘层的沉积 采用化学气相淀积方法，且所述绝缘层的厚度^所述栅氧化层的厚度。
10. 根据权利要求9所述的沟槽式场效应管制备方法，其特征在于，所述绝缘层为单层 结构，其介质材料为二氧化硅、氮化硅、氮氧化硅、含碳氮氧化硅中任意一种。
11. 根据权利要求9所述的沟槽式场效应管制备方法，其特征在于，所述绝缘层为多层结构，其截至材料为二氧化硅、氮化硅、氮氧化硅、含碳氮氧化硅中任意几种的组合。
12. 根据权利要求8所述的沟槽式场效应管制备方法，其特征在于，所述第一半导体类 型为N型，所述第二半导体类型为P型。
13. 根据权利要求8所述的沟槽式场效应管制备方法，其特征在于，所述第一半导体类 型为P型，所述第二半导体类型为N型。
14. 根据权利要求8 13任意一项所述的沟槽式场效应管制备方法，其特征在于，所述 半导体衬底的掺杂浓度大于所述外延层的掺杂浓度，所述源掺杂区的掺杂浓度大于所述半 导体衬底的掺杂浓度。
全文摘要
一种沟槽式场效应管及其制备方法，属于半导体器件领域，通过在沟槽底部的栅氧化层与沟槽多晶硅栅之间引入一厚度较厚的绝缘层，增加了多晶硅栅和外延层以及作为漏区的衬底层之间的相对距离，即相当于增加了栅-漏电容两极板间的距离，从而在不改变多晶硅栅面积、不增大器件导通电阻的前提下，减小了沟槽式场效应管的栅-漏电容，大大缩短了沟槽式场效应管在开关过程中对栅-漏电容的充放电时间，提高了沟槽式场效应管的开关速度，降低其动态损耗，使器件性能有了很大提高。
文档编号H01L21/02GK101764155SQ200910198989
公开日2010年6月30日 申请日期2009年11月18日 优先权日2009年11月18日
发明者克里丝, 刘宪周, 张雨, 彭树根 申请人:上海宏力半导体制造有限公司