专利名称：一种混晶材料的制备方法及用该材料制备的半导体器件的制作方法
技术领域：
本发明属于微电子与固体电子学技术领域。尤其涉及一种混晶材料制备方法及用 该材料制备的半导体器件。
背景技术：
混合晶向半导体材料是一种新型的半导体材料，该种材料应用于集成电路工艺 中是基于以下认识载流子的迁移率在同一材料的不同的晶向上会有所不同。比如在硅 (110)晶向的空穴迁移率大约是(100)晶向上的空穴迁移率的2倍。对于在(110)面上制作 的40nm长pMOSFET而言，可以获得电流驱动提高45%的结果；然而，(110)面上的nMOSFET 则会降低35%。因此，混合晶向技术(HOT = Hybrid Orientation Technology)被提出， 由于(110)衬底(ρ沟道)上空穴迁移率更大，(100)衬底(η沟道)上电子迁移率更大，采 用(110)和(100)晶体取向的部分分别制备pMOS和nMOS器件，以同时提高电子和空穴的 迁移率。在混晶材料的Si层中如果形成应变，或者混晶材料表面为SiGe/Si，或者Ge/Si， 则有可能同时提高电子和空穴的迁移率，进一步提高用混晶材料制备的器件的性能。但是， 制备表面为SiGe/Si、Ge/Si或者是sSOI/Si的材料时，SiGe、Ge或者应变Si中往往存在大 量的缺陷，这些缺陷的存在反而有可能降低载流子迁移率，甚至使得制备的器件失效。对于制备无失配位错应变材料，存在一种公知的方法，该方法由P. M. Mooney等人 于 2004 年发表在 Applied Physics Letters 的 84 卷第 7 期 1093-1095 页，题目为“Elastic Strain Relaxation in free-standing SiGe/Si Structures，，。在该篇文章中介绍了一禾中 在自由支撑(free-standing)结构上制备SiGe层的方法，由于SiGe产生塑性形变，所以弛 豫过程中没有失配位错产生，最终SiGe层中的位错密度远远小于采用缓冲层(buffer)弛 豫方法制备的SiGe层的位错密度。该公知方法并没有用于制备混合晶体(或混合晶向)材料，也没有采用S iGe层 上外延Si，或者刻蚀掉SiGe层，保留SiGe层下面的Si层应变的方法来制备应变硅材料。
发明内容
本发明的目的在于提供一种混晶材料制备方法及用该材料制备的半导体器件。采 用掩膜，光刻、干/湿法腐蚀等工艺形成自由支撑结构；以此结构为基础制备位错密度极低 的应变硅材料；通过二次光刻、干/湿法腐蚀、选择性外延、CMP抛光表面等工艺完成混合晶 体(或混合晶向)材料的制备。采用公知的CMOS工艺在得到的混合晶体(或混合晶向) 材料上制备pFET和nFET。本发明包括如下步骤首先在绝缘体上硅材料的顶层硅上进行第一次图形化刻 蚀，一直刻蚀到露出支撑衬底硅层；然后对埋氧层进行选择性刻蚀，最终在顶层硅和支撑 衬底硅层之间形成腔体，通过对刻蚀时间的控制，使得埋氧层形成柱状结构，用于支撑顶层 硅，通过该步工艺形成了一个自由支撑结构；通过外延的方法，在材料表面沉积SiGe合金层，该合金层位于自由支撑(Free Standing)硅层上的部分会发生塑性形变弛豫，同时自由 支撑的硅层由于张应力的存在也会发生应变；通过外延的方法，在上一步形成的合金层表 面沉积间隔层；可选的，在氧气环境下800-1200摄氏度退火，进一步提高外延的SiGe层中 Ge的含量。可选的，对刻蚀埋氧层形成的腔体采用CVD的方法用TEOS或者其他填充物进行 填充；进行第二次图形化刻蚀，将第一次图形化刻蚀形成的窗口区因为外延形成的填充层、 间隔层和SiGe合金层刻蚀掉，露出下面的支撑硅衬底层；采用选择性外延的方法，从露出 的支撑硅衬底层的上表面开始外延Si或者Ge或者SiGe合金层，至少保证外延层上表面高 于顶层硅的下表面；然后对整个材料的上表面进行刻蚀或者化学机械抛光，去除上表面由 于外延形成的间隔层，最终在材料的上表面形成混晶材料。采用公知的CMOS工艺在得到的 混晶材料上制备PFET和nFET。在一个优选实施例中，材料表面沉积SiGe合金层后，继续沉积一个薄的单晶硅 层，通过退火等方法进行弛豫，最终在自由支撑衬底上形成应变硅材料。然后进行第二次图 形化刻蚀，将第一次图形化刻蚀形成的窗口区因为外延形成的间隔层、Si层、SiGe合金层 刻蚀掉，露出下面的支撑硅衬底层；采用选择性外延的方法，从露出的支撑硅衬底层的上表 面开始外延Si，直到外延层上表面与自由支撑衬底上表面的间隔层水平；然后对整个材料 的上表面进行刻蚀或者化学机械抛光，去除上表面由于外延形成的间隔层，最终在材料的 上表面形成sSOI/Si混晶材料。采用公知的CMOS工艺在得到的混合晶体(或混合晶向) 材料上制备pFET和nFET。
图1为本发明涉及的SOI材料截面示意图，10为支撑硅衬底层，11为埋氧层，12为
顶层硅。图2为本发明涉及的进行第一次图形化刻蚀后的截面示意图。图3为本发明涉及的对埋氧层进行选择性刻蚀后的截面示意图，9为刻蚀埋氧层 形成的腔体，11为埋氧层刻蚀后形成的柱状结构。图4为本发明涉及的外延SiGe和SiO2后的截面示意图，8为SiGe层，7为外延的 SiO2 层。图5为本发明涉及的进行了 TEOS填充后的截面示意图，5为TEOS填充物。图6为本发明涉及的进行了第二次图形化刻蚀和选择性外延后的截面示意图，6 为外延的硅材料层。图7为本发明涉及的进行了 CMP的截面示意图。图8为本发明涉及的sSOI/Si截面示意图。图9和图10为在混合晶体(或混合晶向)材料上制备了半导体器件后的截面示 意图。3为nFET，4为pFET，根据衬底材料的不同，也可以是3为pFET，4为nFET。
具体实施例方式下列实施例将有助于理解本发明，但并不限制本发明的内容。1)制备绝缘体上硅，如图1所示，该绝缘体上硅包括支撑硅衬底层10，位于支撑硅 衬底层10上的埋氧层11以及位于埋氧层11上的顶层硅12。首先将(100)晶向的硅衬底材料表面热氧化(也可以采用110晶向或者其他晶向的衬底材料)，形成厚度为Ium的SiO2 层，然后采用层转移或者其他方法，将(100)晶向的硅薄膜键合到(100)晶向的硅衬底的 SiO2层上，形成绝缘体上硅(SOI，Silicon On Insulator)结构，并且将顶层硅热氧化后减 薄到30nm。也可以直接使用市场上可购买到的SOI片。所用绝缘体上硅材料可以是通过 SIMOX技术以及研磨，氧化等工艺制备的特殊顶层硅厚度(比如顶层硅厚度lOnm，包括但并 不限于此)，特殊埋氧层厚度(比如埋氧厚度Ium)的SOI片，所述绝缘体上硅材料的顶层硅 12的晶向和支撑衬底硅10的晶向可以相同，也可以不同。 2)采用光刻和反应离子刻蚀的方法在SOI上进行第一次图形化刻蚀，将窗口区向 下刻蚀到露出支撑衬底硅层10，请参见图2所示，或者也可以继续向下刻蚀，刻蚀掉支撑衬 底硅层10的一个薄层，或者只刻蚀到露出埋氧层11，或者刻蚀掉埋氧层11的一部分。第一 次图形化刻蚀可以采用光刻和反应离子刻蚀的方法，或者其他类似的方法。
3)对埋氧层11进行选择性刻蚀，请参照图3所示，通过钻蚀(under etching)方 法，最终在顶层硅12和支撑衬底硅层10之间形成腔体9，通过对刻蚀时间的控制，确保顶层 硅12区域下面的埋氧层11没有完全刻蚀掉，而是保留一个圆台或柱状结构，用于支撑顶层 硅10。4)在步骤3)获得的结构得基础上，通过超高真空化学气相沉积或者其他外延方 法沉积SiGe合金层8，该SiGe合金层8中Ge组分小于或等于20 %。其厚度应小于应变临 界厚度，例如，200nm以下。如果顶层硅12表面有SiO2，生长SiGe前先将其去除。请参照图 4所示，优选的，在材料表面沉积厚度为200nm的Sia8Gea2合金层；通过化学气相沉积方法， 在Sia8Gea2合金层表面沉积厚度为20nm的SiO2间隔层7，所述间隔层7为SiO2层、Si3N4层 或者两者的组合。在沉积SiGe合金层⑶之后，沉积SiO2间隔层(7)之前，可以在该SiGe 合金层上表面外延沉积一层单晶硅层。可以选择在形成SiO2间隔层之后在800-1200摄氏 度温度用含氧O2气体进行退火。退火过程可以根据SiGe合金的相图，采用多次调整退火温 度的方法进行。通过退火一方面提高SiGe合金中Ge的含量，一方面有利于材料的弛豫。5)请参照图5所示，采用CVD的方法，将刻蚀埋氧层形成的腔体9用TE0S(Tetra Ethyl Ortho Silicate，正硅酸乙酯)或 HDP (High density Plasma)等方式进行填充，形 成填充层5。可选择将在顶层硅和支撑硅衬底之间形成腔体9用电介质或其他材料来进行 填充，填充材料包但不限于TEOS、HDP等。6)进行第二次图形化刻蚀，将第一次图形化刻蚀形成的窗口区因为外延形成的 TE0S、间隔层、SiGe合金层刻蚀掉，露出下面的支撑硅衬底层。7)采用选择性外延的方法，从露出的支撑硅衬底层的上表面开始用CVD的方法外 延硅，请参见图6所示，直到外延层上表面高于顶层硅上外延的SiGe合金层8的上表面。外 延材料可以是硅、Ge、低Ge含量的SiGe合金层，比如Ge含量小于20%，也可以是组分渐变 的SiGe合金层。外延停止时，外延的上表面是任意锗组分的SIGe合金或纯Ge。8)请参见图7所示，对整个材料的上表面进行刻蚀或者化学机械抛光，去除上表 面由于外延形成的间隔层，得到SiGeOI/Si或者SiGeOI/SiGe或者SiGeOI/Ge共面的混合 晶体(或混合晶向)材料(取决于选择性外延最终外延的材料类型)。所述步骤7)中外延SiGe合金层时，可以采取Ge的组分逐步增加的方法。外延停 止时，外延的上表面可以是任意锗组分的SIGe合金，也可以是纯Ge。
如果在沉积SiGe合金层8之后，沉积SiO2间隔层7之前，在该SiGe合金层上表面 外延沉积一层单晶硅层。所述步骤8)对步骤7)后形成的结构的上表面进行刻蚀或者化学 机械抛光去除材料上表面的间隔层7，得到应变sSOI/Si、应变sSOI/SiGe或者sSOI/Ge共 面的混晶材料。如果所述步骤7)中外延硅材料的话，所述步骤8)对步骤7)后形成的结构的上表 面进行刻蚀或者化学机械抛光去除间隔层，得到SiGeOI/Si共面的混合晶体材料。如果所述步骤8)中外延SiGe材料的话，所述步骤8)对步骤7)后形成的结构的 上表面进行刻蚀或者化学机械抛光去除间隔层，得到SiGeOI/SiGe共面的混合晶体材料。
如果所述步骤7)中外延组分是渐变的SiGe材料，并其外延停止时，外延材料的上 表面为纯Ge的话，所述步骤8)对步骤7)后形成的结构的上表面进行刻蚀或者化学机械抛 光去除间隔层，得到SiGeOI/Ge共面的混合晶体材料。如果所述步骤8)对步骤7)后形成的结构的上表面进行刻蚀或者化学机械抛光 去除材料上表面的间隔层，和顶层硅上面的SiGe合金层的话，得到应变sSOI/Si或者应变 sSOI/SiGe或者或者sSOI/Ge共面的混合晶体(或混合晶向)材料。如果外延SiGe层后又外延了 Si层，请参见附图8，选择不同的化学腐蚀液，或者 直接采用化学机械抛光的方法，去除材料上表面的间隔层、Si层(如果有的话)、顶层硅上 面的SiGe合金层，得到应变sSOI/Si或者应变sSOI/SiGe或者或者sSOI/Ge共面的混合晶 体(或混合晶向)材料。其中应变sSi0I/Si中两种Si材料可以是相同晶向，也可以是不 同晶向。在得到的混合晶体(或混合晶向)材料的两种不同半导体材料(或同一材料不同 晶向)上，用(C)MOS工艺分别制备pFET和nFET.可选的，在得到的混合晶体(或混合晶向)材料的两种不同半导体材料(或同一 材料不同晶向)上，每一种材料上至少同时包括一个pFET和一个nFET。请参见附图9、10所示，采用(C)MOS领域公知的工艺步骤制备半导体元件。其主 要步骤包括形成栅极电介质，形成栅极电极，形成在栅极电极两侧的侧壁间隔层，以及在 栅电极两边的薄硅(或应变硅，或SIGe)层中的沟道区边上形成源极区和漏极区。本发明中涉及的其他工艺条件和步骤为常规工艺，属于本领域技术人员熟悉的范 畴，在此不再赘述。上述实施例仅列示性说明本发明的原理及功效，而非用于限制本发明。任何熟悉 此项技术的人员均可在不违背本发明的精神及范围下，对上述实施例进行修改。因此，本发 明的权利保护范围，应如权利要求书所列。
权利要求
1.一种混晶材料的制备方法，其特征在于，依次包括以下步骤1)制备绝缘体上硅，该绝缘体上硅包括支撑硅衬底层(10)，位于支撑硅衬底层(10)上 的埋氧层(11)以及位于埋氧层(11)上的顶层硅(12)；2)在所述顶层硅(1 上进行第一次图形化刻蚀，刻蚀至露出支撑衬底硅层(10)，或者 继续向下刻蚀，刻蚀掉支撑衬底硅层(10)的一个薄层，或者只刻蚀到露出埋氧层(11)，或 者刻蚀掉埋氧层(11)的一部分；3)对埋氧层(11)进行选择性刻蚀，在顶层硅(1 和支撑衬底硅层(10)之间形成腔 体(9)，通过对刻蚀时间的控制，使得埋氧层(11)形成圆台或柱状结构，用于支撑顶层硅 (12)；4)在步骤3)获得的结构上先沉积SiGe合金层(8)；再沉积S^2间隔层(7)；5)对位于支撑硅衬底层(10)上的间隔层(7)采用CVD的方法进行填充至顶层硅(12) 上的间隔层(7)，形成填充层(5)；6)对步骤幻得到的结构进行第二次图形化刻蚀，将第一次图形化刻蚀形成的窗口 区中由外延形成的填充层(5)、间隔层(7)和SiGe合金层(8)刻蚀至露出支撑硅衬底层 (10)；7)采用外延的方法，从步骤6)中露出的支撑硅衬底层(10)的上表面开始外延Si、Ge 或者SiGe其中之一，直到外延至其上表面至少高于SiGe合金层8的上表面；8)然后对步骤7)后形成的结构的上表面进行刻蚀或者化学机械抛光，最终得到混晶 材料。
2.如权利要求1所述的一种混晶材料的制备方法，其特征在于在所述步骤4)中沉积 SiGe合金层(8)之后，沉积SW2间隔层(7)之前，在该SiGe合金层上表面外延沉积一层单晶娃层。
3.如权利要求1所述的一种混晶材料的制备方法，其特征在于所述步骤4)中的SiGe 合金层(8)中Ge组分小于或等于20%。
4.如权利要求1所述的一种混晶材料的制备方法，其特征在于所述步骤4)中间隔层 (7)为SW2层、Si3N4层或者两者的组合。
5.如权利要求1所述的一种混晶材料的制备方法，其特征在于在步骤4)之后在 800-1200摄氏度温度用含氧(O2)气体进行退火。
6.如权利要求1所述的一种混晶材料的制备方法，其特征在于所述步骤7)中外延 SiGe合金层时，采取Ge的组分逐步增加的方法。
7.如权利要求1所述的一种混晶材料的制备方法，其特征在于所述步骤8)对步骤 7)后形成的结构的上表面进行刻蚀或者化学机械抛光去除材料上表面的间隔层(7)，得到 SiGeOI/Si、SiGeOI/SiGe 或 SiGeOI/Ge 共面的混晶材料。
8.如权利要求2所述的一种混晶材料的制备方法，其特征在于所述步骤8)对步骤7) 后形成的结构的上表面进行刻蚀或者化学机械抛光去除材料上表面的间隔层(7)，得到应 变sSOI/Si、应变sSOI/SiGe或者sS0I/Ge共面的混晶材料。
9.如权利要求1所述的一种混晶材料的制备方法，其特征在于所述步骤8)对步骤7) 后形成的结构的上表面进行刻蚀或者化学机械抛光去除材料上表面的间隔层(7)和顶层 硅(12)上面的SiGe合金层(8)，得到应变sSOI/Si、应变sSOI/SiGe或者sSOI/Ge共面的混晶材料。
10. 一种采用权利要求1至9所述任意一项混晶材料的制备方法制备的半导体器件。
全文摘要
本发明涉及一种混晶材料的制备方法及用该材料制备的半导体器件。首先在绝缘体上硅(SOI，Silicon On Insulator)材料的顶层硅上进行第一次图形化刻蚀，将窗口区向下刻蚀到露出支撑衬底硅层；再对埋氧层进行选择性刻蚀，在顶层硅和支撑衬底硅层之间形成腔体，使得埋氧层形成柱状结构；通过化学气相沉积在材料表面依次沉积SiGe合金层和间隔层；进行第二次图形化刻蚀，将第一次图形化刻蚀形成的窗口区由外延形成的TEOS、间隔层和SiGe合金层刻蚀掉，露出支撑硅衬底层；从露出的支撑硅衬底的上表面开始外延Si、Ge或者SiGe合金层；然后对整个材料的上表面进行刻蚀或者化学机械抛光，去除上表面由于外延形成的间隔层，最终在材料的上表面形成混合晶体(或混合晶向)材料。
文档编号H01L27/092GK102064097SQ20091019891
公开日2011年5月18日 申请日期2009年11月17日 优先权日2009年11月17日
发明者张苗, 王曦, 薛忠营 申请人:上海新傲科技股份有限公司, 中国科学院上海微系统与信息技术研究所