高电压传感器设备及其方法

专利名称：高电压传感器设备及其方法
高电压传感器设备及其方法
对相关申请的交叉引用
本申请涉及2005年12月洸日提交的且标题为“HIGHVOLTAGE SENSOR DEVICE AND METHOD THEREFOR” 的发明人 Jefferson W. Hall 等人的中国专利号 2005101341 . X，其要 求2005年1月25日提交的母美国专利申请号11/041，710-现在是美国专利号7，306，999 的优先权。技术领域
本发明大体涉及电子学，尤其是涉及形成半导体器件和结构的方法。
技术背景
过去，半导体工业利用各种方法来形成用于控制高电压系统的半导体器件。这样 的高电压系统的一个例子是根据具有高电压值的输入电压操作的电源控制器。这些现有半 导体器件的一个问题是不能以连续的方式感测高电压的值。一般，外部电路用于提供表示 高电压的值的电压。例如，控制器可根据几百伏的输入电压操作，且该电压的值可关于时间 改变。为了提供有效的操作，当该电压值在控制器的操作期间变化时，控制器可能需要感测 该电压的值。不能在半导体芯片上产生可用于感测高电压的值的器件导致使用外部部件， 这增加了系统的成本。
因此，期望有一种可感测高电压信号的值的半导体器件。


图1简要示出根据本发明的高电压半导体器件的一部分的实施方式的电路图2示出根据本发明的图1的半导体器件的一部分的实施方式的放大俯视图3示出根据本发明的图2的半导体器件的实施方式的横截面部分；
图4简要示出根据本发明的高电压半导体器件的一部分的另一实施方式的电路 图5示出根据本发明的高电压半导体器件的另一实施方式的放大横截面部分；
图6简要示出根据本发明的高电压半导体器件的一部分的实施方式的电路图，其 为图1的器件的可选实施方式；
图7示出根据本发明的图6的高电压半导体器件的实施方式的一部分的放大俯视 图8简要示出根据本发明的使用图1的高电压半导体器件的系统的一部分的实施 方式的电路图9示出另一半导体器件的一部分的实施方式的放大横截面图，其为图3、图5的 半导体器件的可选实施方式；
图10示出另一半导体器件的一部分的实施方式的放大横截面图，其为图9的半导 体器件的可选实施方式；
图11示出导体的一部分的实施方式的放大俯视图，其为图9和10的半导体器件 的导体的可选实施方式；
图12示出导体的一部分的实施方式的放大俯视图，其为图9、10和11的半导体器 件的导体的可选实施方式；以及
图13示出导体的一部分的实施方式的放大俯视图，其为图9、10、11和12的半导 体器件的导体的可选实施方式。
为了说明的简洁和清楚，附图中的元件不一定按比例绘制，且不同图中相同的参 考数字表示相同的元件。此外，为了描述的简单而省略了公知的步骤和元件的说明与细节。 如这里所使用的载流电极(current carrying electrode)表示器件的一个元件，该元件承 载通过如MOS晶体管的源极或漏极、或双极晶体管的集电极或发射极、或二极管的阴极或 阳极的器件的电流；而控制电极表示器件的一个元件，该元件控制通过如MOS晶体管的栅 极或双极晶体管的基极的器件的电流。虽然这些器件在这里被解释为某种N沟道或P沟道 器件，但本领域中的普通技术人员应该认识到，依照本发明，互补器件也是可能的。为了附 图的清楚，器件结构的掺杂区被示为一般具有直线边缘和精确角度的角。但是，本领域的技 术人员理解，由于掺杂物的扩散和活动，掺杂区的边缘一般不是直线，并且角可能不是精确 的角。词“大约”或“实质上”的使用意指元件的值具有被预期非常接近于规定值或位置的 参数。然而，如在本领域中所公知的，总是存在阻止值或位置确切地如规定的微小变化。在 本领域中已经明确肯定，直到至少10% (且对于半导体掺杂浓度来说，直到20%)的变化 是偏离确切地如所述的理想目标的合理变化。
具体实施方式
图1简要示出形成低电压感测信号的高电压半导体器件10的一部分的优选实施 方式的电路图，低电压感测信号表示具有高电压值的输入电压。器件10包括接收高电压并 在感测输出16上形成表示高电压的感测信号的高电压感测元件11。当输入电压的值变化 时，感测信号也变化。器件10还形成为响应于施加到控制输入25的控制信号而在电流输 出对上提供第一输出电流。
在一个实施方式中，元件11是器件10的高电压晶体管和感测器件观的一部分， 器件观形成为包括J-FET晶体管18和金属氧化物半导体(M0Q晶体管19的合并晶体管。 器件10还可包括形成为向晶体管19的栅极提供偏压电流的偏压电阻器21。晶体管例如 器件观的晶体管18和19对本领域技术人员说是公知的。在1995年12月19日发布给 Tisinger等人的美国专利号5，477，175中公开了类似于晶体管18和19的器件的一个例 子，该专利由此在这里通过引用被并入。在其它实施方式中，晶体管19可为其它晶体管结 构，例如J-FET或双极晶体管。在其它实施方式中，电阻器21可为其它结构，例如J-FET。 器件10形成为在高电压输入23上接收输入电压，并在输出16上产生感测信号。
过去，在半导体器件上感测高电压的值很难。例如，在用于全球线路电压(world wide line voltage)应用的一些应用中，输入电压可能超过400伏000V)，且在一些情况 下可高达700伏(700V)。
例如，在电源系统中使用的变压器的回扫电压可将400伏输入电压增加到700伏。
如将在下文中进一步看到的，元件11以便于接收这样的高输入电压和响应性地形成感测信号的方式形成。在一个实施方式中，元件11是连接在输入23和被施加到并入 元件11的半导体器件的最低电压之间的电阻分压器。一般，最低电压是接地参考，但是可 使用其它值。电阻分压器包括与第二电阻器13串联连接的第一电阻器12，感测信号在电阻 器之间的公共连接处的公共节点处形成。电阻器12只有一个端子连接到晶体管18和19中 的任一个的载流电极或端子。电阻器12的另一端子或低电压端子没有连接到晶体管18和 19，而是连接到输出16以方便器件接收感测信号。此外，电阻器13的端子都不连接到晶体 管18和19的载流电极。因此，元件11的低电压端子没有连接到高电压器件观以及晶体管 18和19。使仅仅一个端子连接到器件观以及晶体管18和19有助于确保感测信号具有低 电压。电阻器12和13的值被选择为大的值，以便最小化元件11所消耗的功率。在一个示 例性实施方式中，电阻器12和13的串联组合的总电阻一般不小于大约15兆欧(meg-ohm)， 但在其它实施方式中可为其它值。
为了有助于提供器件10的功能，晶体管18的漏极共同连接到输入23和元件11 的第一端子15。电阻器12的第一端子连接到端子15，且电阻器12的低电压端子连接到输 出16。元件11的连接端子14连接到器件观的最低电压。电阻器13的第一端子连接到输 出16，而第二端子连接到端子14。晶体管18的源极连接到公共节点20和晶体管19的漏 极。晶体管19的栅极连接到输入25和电阻器21的第一端子，而源极连接到输出M。电阻 器21的第二端子连接到节点20。在图2的描述中将更详细解释晶体管18的栅极连接。
图2示出在图1的描述中解释的器件10的实施方式的一部分的放大俯视图。图 3示出在图2中示出的器件10沿剖面线3-3的放大横截面部分。该描述参考图2和图3。 元件11的电阻器12和13形成为覆盖在J-FET 18的一部分上，该部分在晶体管18的高电 压操作期间实质上被耗尽载流子。晶体管18的被耗尽的部分允许元件11经得起被施加到 器件10的高电压并在输出16上形成感测信号。
晶体管19在图2中通常由箭头和虚线标识。晶体管18和19通常在半导体基底 40的表面上形成为封闭的几何形状。一般封闭几何形状具有同心的中心并具有某个重叠的 外围。在优选实施方式中，封闭几何形状形成为圆或具有不同同心半径的圆的弧。为了说 明的清楚，解释了优选实施方式，然而本领域技术人员应认识到，也可使用其它封闭形状例 如椭圆、正方形、五边形、六边形、交叉指状形状等来代替圆，且晶体管18和19可具有不同 的长度和宽度。
在优选实施方式中，晶体管18的封闭几何形状形成为具有增加的半径的同心圆。 晶体管19的几何形状的第一部分形成为圆，而第二部分形成为圆的弧，弧的半径大于晶体 管18的圆部分的半径。圆形掺杂区41在基底40的表面上形成。在优选实施方式中，区41 的掺杂剖面不是具有多个掺杂区的均衡剖面(graded profile)，而是实质上恒定的横截面 区41。这样的非均衡掺杂剖面简化了制造并减少了制造成本。应理解，掺杂浓度可能由于 深度和纵切面(normal longitudinal)变化而有些变化，但掺杂剖面不形成为从一个位置 处的高浓度实质上逐渐朝着在第二位置处的较低掺杂变化。区41具有与基底40相反的掺 杂类型。优选地，基底40是P型并具有大约80欧姆-厘米的电阻系数，而区41是具有大 约lE15cnT3到2E15cnT3的掺杂浓度的N型。区41 一般为大约7到8 (7-8)微米厚。区41 的部分形成晶体管18和19的一部分。晶体管18的漏极接点(contact)46形成为基底40 的表面上和区41内的掺杂区。接点46成形为具有第一半径和中心47的中空的第一圆。接点46形成为与区41同心，并具有比区41的半径小的半径。由于接点46的中空圆形状，区 41的第一圆形内部部分位于接点46之下(见图幻。该第一部分形成晶体管18的漏极区。 区41的第二圆形部分42从接点46的外圆周延伸到区41的外边缘44，并形成晶体管18的 沟道。基底40与区41的界面起J-FET晶体管18的栅极的作用。与边缘44相邻且位于栅 极导体M的至少一部分之下的区41的第三部分通常被视为晶体管18的源极和晶体管19 的漏极。一般基底40因而晶体管18的栅极连接到使用器件10的电路中的最低电位。因 此晶体管18的漏极和源极形成为封闭的几何形状，源极具有大于漏极的半径。此外，一个 掺杂区用于形成晶体管18的源极和漏极以及晶体管19的漏极。
晶体管19的源极区49形成为在基底40的表面上的掺杂区，作为具有比晶体管19 的漏极的半径大的半径的圆的弧。一般，源极区49的内部部分位于栅极导体M之下。掺杂 区在源极区49内形成以用作晶体管19的源极接点50。注意，源极区49和接点50在器件 10的接头(tap)开口 70处是不连续的(见图2)，因此，区49和接点50是圆的弧。接点区 63形成为在晶体管18和19外部的基底40中的掺杂区。接点区63用于将电阻器13的一 端或端子连接到基底40。晶体管19的体区(body region) 48形成为位于栅极导体M之下 的基底40的表面上的掺杂区。优选地，基底40、体区48和接点区63是P型材料，而区41、 源极区49和接点50是N型材料，以便使晶体管18形成为N沟道J-FET，而晶体管19形成 为N沟道MOS晶体管。
栅极绝缘体52在基底40上形成，覆盖在区48和至少区49的内边缘上。一般，绝 缘体52是通常不大于大约50到60 (50-60)纳米的薄二氧化硅，以便便于晶体管19的操作。 较厚的绝缘体53在基底40上形成，覆盖在部分42上并位于接点61之下。一般，接点61 连接到图1的端子23。绝缘体53通常比绝缘体52厚至少大约10到30(10-30)倍，以便 帮助在电阻器12和13与下面的硅结构之间提供高击穿电压。绝缘体53通常不小于大约 1到2(1- 微米厚。栅极导体M形成为覆盖在绝缘体52的至少一部分上。当导体M形 成时，用于导体M的材料也在绝缘体53上形成，并接着被图案化以形成如图2和3所示的 螺旋图案。螺旋图案形成电阻器12和13。一般，用于导体M的材料是多晶硅。用于形成 电阻器12和13的多晶硅的部分可被掺杂得与导体M不同或相同以提供电阻系数，该电阻 系数提供电阻器12和13以及导体M的期望值。在一个实施方式中，用于电阻器12和13 的多晶硅具有不小于大约2000欧姆/平方的表面电阻。可选地，用于电阻器12和13的材 料可与导体M分开地形成。螺旋图案形成为在中心47周围产生尽可能多的转圈，以便为 电阻器12和13提供高电阻。至少使用螺旋图案的相邻部分之间的最小间隔减小了图案的 相邻部分之间的电场。在一个示例性实施方式中，螺旋图案具有大约35个转圈。一般，在 螺旋图案的相邻转圈之间的间隔为大约1到2(1-2)微米。其它图案可用于形成电阻器12 和13。例如，图案可成形为椭圆形、正方形、五边形、六边形等，特别是如果下面的区41具 有这样的形状时。另一绝缘体57例如层间电介质被应用来覆盖电阻器12和13、导体M以 及基底40在晶体管18和19的外部的部分。使用螺旋图案的相邻部分之间的最小间隔也 减小了横跨绝缘体57的横向电场，绝缘体57将螺旋图案的相邻部分分开，从而减小了击穿 的可能性并增加了可被元件11感测到的电压的值。应注意，为了附图的清楚，在图2中没 有示出绝缘体57。导体35通过绝缘体57中的开口形成，以电接触螺旋图案并在电阻器12 和13内形成图案。本领域技术人员应认识到，剖面线3-3不与导体35相交，然而，为了解释的清楚在图3中示出导体35。另一导体64通过绝缘体57中的另一开口形成，以电接触 螺旋的远端并通过接点63将电阻器13的一端或端子连接到基底40。另一导体59通过绝 缘体57中的开口形成，覆盖接点50来形成与其的电接触，以形成器件10的源极导体。接 点61可形成为形成的导体35、59和64的部分，或可随后被形成。应注意，为了附图的清楚 没有在图2中示出导体59。
参考图2，在元件11的螺旋的一个转圈通过开口 70的地方，导体35形成为在导体 M上延伸并通过开口 70出来以形成输出16。输出16可接着连接到在基底40上形成的其 它电子元件(未示出)，例如运算放大器或比较器。导体35向外延伸越过晶体管19的外 部，以便于形成与在器件10外部的元件的电接触。导体64形成为电接触螺旋的远端并通 过接触区63(图幻将电阻器13的一端或端子连接到基底40。栅极导体M的一部分形成 为也通过开口 70延伸并形成便于与栅极导体M进行接触的接头71。电阻器21形成为在 器件观外部的基底40的表面上的掺杂区。电阻器21的由虚线示出的一端在接头71下延 伸，以在边缘44处和节点20处产生与区41的电接触。电阻器21的第二端通过金属连接 72连接到接头71。区48的一部分通过开口 70延伸以便于形成与区48的接触。为了附图 的清楚，没有示出区48通过开口 70的延伸。
在操作中，晶体管18的J-FET功能起作用来均勻地分布高电压电场，该电场施加 在整个区41和特别是区42上晶体管18的漏极和源极之间。因此，在电阻器12和13上的 高电压电场的影响在晶体管18的导通或截止状态中是可忽略的。相反的情况也成立。在 整个电阻器12和13中均勻分布的电位对晶体管18的下面的掺杂区有可忽略的影响。基 底40 —般连接到使用器件10的系统中的最低电压。当高输入电压施加到输入23时，基底 40和区41之间的大电压差使晶体管18实质上耗尽载流子。这样的耗尽将存在于基底40 和晶体管18的部分42中。在部分42两端的电位作为高输入电压的结果将通常使区42实 质上被耗尽，且晶体管观将以夹断模式进行操作。基底40和区41的掺杂浓度被选择成低 到足以以施加到输入23的电压提供实质上的耗尽。在大部分实施方式中，大于大约5伏 (5V)、一般大于大约40到50伏(40V-50V)的电压施加到输入23，且优选地大约400到700 伏G00-700V)被施加。基底40和区42的合并的耗尽效应可简单地通过延伸其耗尽宽度 来容易地支持这样的高电压，而不超过大约0. 3MV/cm的硅的临界电场。
在元件11和下面的区42的上表面之间在任何给定位置处的垂直电压电位主要由 绝缘体53的厚度支持，但是垂直电压的一小部分可由用于元件11的材料支持。因为高电 压施加到区42，且高电压也施加到电阻器12的一个端子，因此只有这些电压之间的适度差 异保持在绝缘体53和元件11上被垂直地支持。绝缘体53的厚度维持大部分垂直电压，同 时保持比绝缘体53的材料的击穿场小得多的电场。一般材料是二氧化硅，且材料的因而形 成的击穿场为大约lOMV/cm。由于材料的低电阻系数，只有垂直电压的一小部分一般由元 件11支持。材料一般是具有不小于大约IXlOw to IXlO19 atoms/cm3的掺杂浓度的掺杂多 晶硅。例如，对于在输入23处的大约700伏(700V)的所施加的电压，在元件11和绝缘体 53两端的垂直电压可为大约60到70伏(60-70V)。通常该60到70伏垂直电压中的小于 大约1伏在元件11两端垂直地下降，而其余部分在绝缘体53两端下降。通常，在电阻器12 和13的图案上的每个点以及在下面的区42的相应点处的电压电位将几乎在电位上彼此跟 随。这有助于最小化其间的垂直电场的值。通过调节绝缘体53上电阻器11的两端相对于晶体管18的部分例如接点46和边缘44的位置，可改变可维持的垂直电压的值。因为至少 部分42实质上耗尽载流子，因此区41提供在基底40和元件11之间的绝缘。因此，高电场 不引起对基底40的击穿。因此，区41和绝缘体53有助于元件11的操作。本领域技术人 员应认识到，所有载流子不是在所有工作条件下都从部分42耗尽，而是大部分载流子被耗 尽，且在这样的条件下区称为耗尽载流子的区或耗尽区或实质上耗尽载流子的区。本领域 技术人员还认识到，元件11和相关的电阻器12和13可形成为覆盖在其它这样的耗尽区而 不仅仅是J-FET的耗尽区上。
图4简要示出器件30的实施方式的电路图，其为图1的器件10的可选实施方式。 器件30包括作为元件11的可选实施方式的高电压感测元件32。元件32接收高电压并在 感测输入16上形成感测信号。电阻器13的一个端子在器件观的有效区(active area) 的外部延伸，并形成连接端子14。器件30包括节电开关22，其用于选择性地将端子14转 换到被施加到元件32的最低电压。开关22包括用于启动或禁用开关22的开关控制输入 17。例如，开关22可被周期性地启动以在输出16上形成感测信号，并接着在感测信号的值 被使用之后被禁用。禁用开关22减少了元件32所消耗的功率的数量，并仍然允许元件32 类似于元件11而形成感测信号。
图5示出包括元件11的半导体器件150的一部分的实施方式的放大横截面视图。 器件150在类似于图2和3的基底40的半导体基底140上形成。掺杂区141在基底140 的表面上形成。区141的掺杂和绝缘特征类似于区41。接点161形成为接收高输入电压。 接点161也形成为接触电阻器12的一个端子并提供与区141的连接。因此，接点161接收 的电压施加到区141。接触区163类似于区63在基底140中形成。电阻器13的第二端或 端子越过绝缘体53延伸以产生与区163的电接触。类似于元件11，区141和绝缘体53是 元件32的一部分。器件150可为脉冲宽度调制(PWM)电源控制器的部分或为可利用元件 11来感测高电压信号的连续可变的值的其它类型的器件。
图6简要示出作为器件10的可选实施方式的高电压半导体器件80的一部分的实 施方式的电路图。元件11包括电阻器12但省略了电阻器13。电阻器12的一个端子连接 成接收高输入电压，而第二端子连接到输出16以提供低电压感测信号。类似于器件10，电 阻器12的值被选择成大的值以便最小化元件11消耗的功率，且一般不小于大约15兆欧。
器件80还包括配置成接收感测信号并响应性地在输出88上形成输出电压的电流 镜，该输出电压表示在输入23上接收到的高输入电压。电流镜包括箝位二极管81、比较器 晶体管84和电流源85。输出88由晶体管84和电流源85的连接形成。二极管81将在电 阻器12的低电压端子上和晶体管84的基极处的电压钳位在固定的电压。电流镜的端子86 通常连接成接收从输出M上的电压得到的工作电压。当输入23上的电压的值增加时，流 经电阻器12的电流82的值也增加。电流82的增加使晶体管84能够传导更多的电流并减 小输出88上的电压。因此，当输入23上的高输入电压的值增加时，输出88上的感测信号 的值响应性地降低且用作比较器输出，该比较器输出在通过电阻器12的电流变得多于电 流源85中的电流时转换状态。应认识到，源85可由电阻器代替，且输出88将接着产生表 示在输入23上接收的电压的值的模拟电压。
图7示出在图6的描述中解释的器件80的实施方式的一部分的放大俯视图。该 描述参考图6和图7。在图7中示出的器件80的部分省略了器件80的电流镜。类似于器件10，电阻器12形成为覆盖在J-FET 18的一部分上，该部分在晶体管18的操作期间实质 上耗尽载流子。因为电阻器13从器件80省略，电阻器12的图案一般延伸以包括用于图2 和图3中的电阻器13的图案。注意，电阻器12的一个端子连接成从输入23接收高输入电 压，而电阻器12的另一端子连接到输出16且不连接到晶体管18或19的载流电极。
图8简要示出电源控制系统100的实施方式的一部分，电源控制系统100利用器 件10来调节系统100的输出电压的值。系统100接收输入端子110和111之间的大(bulk) 输入电压并控制功率开关105来在输出端子112和113之间提供输出电压。器件10在输 入23上接收大电压，并在输出16上提供感测信号。系统100的电源控制系统101具有PWM 控制器103、控制电路102和器件10。器件10还用于提供用于操作控制器103和电路102 的启动电压。放大器104接收感测信号，放大它。电路102接收放大的感测信号并处理它以 为控制器103提供控制功能。除了其它功能以外，控制功能还可包括线路欠压检测和关闭、 线路过压检测和关闭、输入功率确定和限制、用于电流模式斜坡补偿的线路前馈、功率限制 和/或待机操作。本领域技术人员应认识到，也可使用器件30、80或150来代替器件10。
在另一实施方式中，节点23可连接到开关105的漏极而不是输入110，且当开关 105不导通时，放大的感测信号可由控制电路102使用来将输出电压调节为变压器回扫电 压的函数。当开关105不导通时，控制电路102还可感测回扫电压来确定在某个时间点是 否有任何能量保留在变压器中。
图9示出半导体器件120的一部分的示例性实施方式的放大横截面视图，其为器 件10(图幻和器件150(图幻的可选实施方式并可包括元件11和/或32。器件120包括 类似于接点61的漏极接点122 ；然而，接点122包括导体或接触元件121和124。接点122 以一般方式由箭头示出。
如图3所示，在器件10的形成期间，用于形成接点61的导体材料的一部分可延伸 以覆盖在用于形成电阻器12和/或13的材料的一部分上。如在上文中解释的，晶体管18 的漏极区是接点46加上区41在接点46下面的部分之间的区，且晶体管18的沟道在区41 的邻接晶体管18的漏极区的部分处开始。因为接点61的材料覆盖在漏极区上并延伸而越 过漏极区以覆盖在邻接漏极区的沟道上，因此接点61的延伸成覆盖在与漏极区相邻的沟 道上的部分充当终止场力线的场板并提高器件10的击穿电压。已经发现，接点61的该部 分可影响电阻器12和13的值。在器件10的制造期间，电阻器12和13的值可从电阻器的 最初形成的值改变。已经发现，使导体材料覆盖在用于电阻器12和13的材料上允许在制 造过程中使用的元素例如氢改变用于电阻器12和13的材料的部分的电阻系数。例如，在 制造过程期间使用的氢可扩散进不在接点61之下的材料的部分中，而接点61可阻止氢扩 散进位于导体之下的部分中。改变材料的一部分的电阻系数可改变电阻分压器的电阻器之 间的比率，从而改变在输出16处(图1)的相对于输入信号的感测信号的值。
为了帮助维持用于电阻器12和13的材料的电阻系数之间的更恒定的比率，类似 于接点61，接点122形成为包括覆盖漏极区的至少一部分的第一接触元件121，以及从元件 121延伸以覆盖沟道区的一部分并覆盖用于电阻器12和13的材料之间的一些间隔的第二 接触元件124。元件124的该配置留下在元件124的部分之间的并覆盖在电阻器12和13 的材料上的间隔125。间隔125允许在制造过程期间使用的元件实质上同等地影响电阻器 12和13的实质上所有材料的电阻系数，从而维持电阻器12的材料的相对电阻系数实质上等于电阻器13的材料的电阻系数。这维持电阻器12和13的电阻之间的实质上恒定的电 阻器比率。因此，在输出16上的感测信号和输23上的电压之间的关系实质上保持恒定。
为了形成元件124，导体材料被图案化，以便元件IM定位成覆盖在电介质或绝缘 体53上，使得元件124的第一部分覆盖在间隔56的至少一部分上，所述间隔56在第一部 分或元件1 和用于形成电阻器12的材料的第二部分或元件1 之间。元件124的第一 部分和第二部分通常电连接在一起，并且是电连续的。用于形成元件124的导体材料可与 用于形成元件121的导体材料相同或不同。例如，元件121可由金属形成，而元件IM可为 半导体材料例如掺杂多晶硅、硅化物或金属硅化物(salicide)。元件121和124也可都由 金属形成。在优选实施方式中，元件124的部分覆盖在间隔56上并与电阻器12的材料的 相邻边缘间隔开距离126，例如与元件1 的外部边缘或侧面148或与元件1 的内部边缘 或侧面149间隔开距离126。本领域技术人员应认识到，元件124的每个部分具有内部边 缘或侧面149以及外部边缘或侧面148。元件124的部分也间隔开距离127，从而形成间隔 125。因此，电阻器12的材料不位于元件124的导体和间隔125之下，在极度情况下，电阻 器12的材料的至少一部分不位于元件124的导体和间隔125之下，以便处理气体，并且其 它元件可实质上同等地影响电阻器12和13的实质上所有的材料。本领域技术人员应认识 到，在元件121或124内的某个位置处，电接触在电阻器12或13的材料和元件121或IM 的导体材料之间形成。这样的接触的一个例子在图2和3中形成，其中电接触通过绝缘体 或电介质53在接点61和电阻器12之间形成。应认识到，从形成其间的电连接产生的重叠 对电阻有非常小的影响，且处理气体和其它元件实质上同等地影响电阻器12和13的实质 上所有的材料。
在优选实施方式中，元件IM只有一个接点，其延伸以产生与电阻器12或13的材 料的物理和/或电接触。与电阻器12或13的材料的物理和电接触优选地在元件IM开始 远离元件121延伸的点处或附近产生，或可选地在元件121和电阻器12或13的材料之间 产生，而不是在任何元件1 和电阻器材料之间产生。然而，接点可位于沿着元件124的其 它点处。因此，元件1 相对于固定电位(例如公共接地参考)的电位与接近于元件124 的电阻器12或13的电位不同。因此，元件124的电位不由例如到电阻器12或13的多个 接点控制成与电阻器12或13的材料的电位相同。本领域技术人员应认识到，由于施加到 电阻器12或13的电压，电阻器12或13的材料不形成为基底40内的掺杂区。
在一些实施方式中，元件IM的导体材料可能更宽并可延伸而越过电阻器12的材 料的边缘以覆盖在其中的部分上，因而使间隔125变窄。可以认为，元件IM可与电阻器12 的材料交叠高达电阻器12的材料的宽度的大约30%或高达电介质或绝缘体53的厚度的 100%的量，并仍然提供电阻器12和13的期望电阻。本领域技术人员应认识到，在该配置 中，元件1 和129的一段例如其宽度的一部分仍然不在元件124的导体材料之下。当电 介质53的厚度增加时，元件IM可与电阻器12或13的材料交叠的量增加。
如可从图9以及图2或3中看到的，电阻器12和13的材料以伸长的图案例如螺 旋图案形成，该图案具有侧面148和149并具有在图案的横向相邻部分之间的间隔56，其中 材料的这些横向相邻的部分以串联或连续的图案连接在一起。元件1 通常具有类似的图 案，但可具有其它图案，如在下文中将看到的。本领域技术人员应认识到，元件124也可具 有相对于电阻器13的材料的类似位置。
本领域技术人员应认识到，元件IM形成为延伸而越过元件121的边缘并覆盖在 一些间隔56上的原因是提供导体来终止来自晶体管18的漏极的漂移区的电场线。因为根 据离漏极漂移区的距离电场线变得较弱，元件1 不必完全从元件121延伸以覆盖在晶体 管18的漏极区和源极区之间的整个距离上。如本领域中已知的，导体越过电介质53横向 延伸到晶体管18的源极的距离是包括晶体管18的期望击穿电压和晶体管18的半导体区 的电荷密度或掺杂水平的各种参数的函数。在1995年12月19日发布给Tisinger等人的 美国专利号5，477，175中可找到对击穿电压的影响的例子。
因为元件124电连接到晶体管18的漏极(通过与元件121的电连接)，因此元件 124具有施加到他们的电位且不仅仅是漂浮导体。电压的电位有助于终止场力线并提高晶 体管18的击穿电压。在其它实施方式中，元件1 可连接到其它电位，而不是晶体管18的 漏极的电位。因此，可看到，元件1 连接成接收具有电位的电压。优选地，施加到元件124 的电位具有固定的值。
图10示出作为器件120的可选实施方式的半导体器件131的一部分的示例性实 施方式的放大横截面视图。器件131除了接点122的导体以外还包括另一导体137。在形 成接点122之后，另一介电质132形成为覆盖在接点122以及电阻器12和13的材料上。本 领域技术人员应认识到，标准光掩模和蚀刻操作可用于通过上覆的元件121打开。导体材 料通常应用于电介质132，并接着被图案化以形成导体137和电连接到元件121的额外的漏 极接点133。导体137的材料以一种图案形成，该图案一般有覆盖在电阻器12或13的材料 的部分上的间隔，类似于元件124的材料。一般，间隔覆盖在电阻器12和13的材料上。
在优选实施方式中，导体137覆盖在间隔56上并具有通常与电阻器12的材料的 相邻边缘间隔开距离138的侧面，例如与元件128的外边缘148或与元件129的内边缘149 间隔开距离138。因此，电阻器12的材料的至少一部分不位于导体137之下。这留下覆盖 在电阻器12的材料上的间隔，使得处理气体和其它元件可实质上同等地影响电阻器12和 13的所有材料。
在一些实施方式中，导体137的材料可能更宽，并可延伸而越过电阻器12的材料 的边缘以覆盖在其中的部分上，因而使导体137的相邻部分之间的间隔变窄。可以认为，导 体137可与电阻器12的材料交叠高达电阻器12的材料的宽度的大约30%的量或高达电 介质53的厚度的100%加上电介质132的厚度的量，并仍然提供电阻器12和13的期望电 阻。本领域技术人员应认识到，在该配置中，元件1 和129的一段例如其宽度的一部分仍 然不处于导体137之下。
图11示出作为导体137和元件124的可选实施方式的导体142的一部分的实施 方式的例子的放大俯视图。电阻器12和13被示为虚线，因为它们位于为了附图的清楚没 有在图11中示出的电介质57之下。导体142以多连通域的图案形成，在该多连通域中具 有开口。术语“多连通”意指其内具有一个或更多个孔的连通域。
导体142包括在导体142内形成开口 145的交叉导体元件143和144。导体142 的所示实施方式是具有方形开口 145的网状物；然而，也可使用其它多连通域图案，只要开 口的至少一部分覆盖在电阻器12或13的材料的一部分上，以便电阻器具有在制造包括电 阻器12和13的器件的过程期间不改变的实质上恒定的电阻器比率。因此，开口 145可具 有形成多连通域的包括圆形、卵形、椭圆形、矩形、六边形、八边形等的任何图案。
图12示出作为元件121和元件124的可选实施方式的导体160的一部分的实施 方式的例子的放大俯视图。导体160形成为具有星形图案的多连通域。导体161通常如指 状物远离元件121径向延伸并覆盖在电阻器12或13的材料的部分上。导体163形成导体 160的外圆周并电连接到导体161，因而连接到元件121。可以认为，导体160提供对电阻 器12或13的半导体材料的下面部分的一致暴露，以帮助形成电阻器12和13的材料的实 质上一致的电阻系数。导体163不必位于导体161的远端处，但可位于沿着导体161的任 何点处。优选地，导体163和导体161的远端定位成有效地终止晶体管18的电场线。
图13示出作为导体160的可选实施方式的导体165的一部分的实施方式的例子 的放大俯视图。除了导体163被省略外，导体165类似于导体160。
本领域技术人员应理解，这里的例子和实施方式的描述包括形成半导体器件的电 阻器的方法的例子，该方法包括提供具有第一传导类型的第一半导体材料的基底；在基 底的第一部分上形成第二传导类型的第一掺杂区；通过形成覆盖在第一掺杂区的第一部分 上的第二半导体材料来形成第一电阻器，其中第二半导体材料以具有第一侧面和第二侧面 的伸长图案形成，其中第二半导体材料的第一部分的第一侧面与第二半导体材料的第二部 分的第一侧面间隔开第一距离，形成第二半导体材料的第一和第二部分之间的间隔，且其 中第二半导体材料不形成为基底内的掺杂区；形成覆盖在第二半导体材料的第一部分和第 二部分上并覆盖在间隔上的电介质；形成覆盖在电介质上的导体，其中导体的第一部分覆 盖在第二半导体材料的第一部分和第二部分之间的间隔的至少一部分上，且其中第二半导 体材料的第一部分的第一段和第二半导体材料的第二部分的第一段不在导体的第一部分 之下；以及将导体耦合成接收具有电位的电压。
该方法的另一实施方式包括形成第一掺杂区的第一部分以作为MOS晶体管的漏 极区，以及形成邻接第一掺杂区的第一部分的第一掺杂区的第二部分以作为MOS晶体管的 沟道区。
该方法的又一实施方式包括形成导体的第一部分以作为覆盖在第一掺杂区的第 一部分上的场板。
本领域技术人员还理解，这里的例子和实施方式的描述包括形成半导体器件的电 阻器元件的另一方法的例子，该方法包括提供具有第一传导类型的第一半导体材料的基 底；在基底上形成第一电介质；形成第二半导体材料作为具有伸长图案的电阻器，该伸长 图案具有彼此相邻并串联连接在一起的部分，且所述部分彼此横向间隔开以形成所述部分 之间的间隔；形成覆盖在第二半导体材料的部分上并覆盖在间隔上的第二电介质；形成覆 盖在第二电介质的一部分上并覆盖在间隔上的导体，其中第二半导体材料的所述部分的第 一部分的第一段和第二半导体材料的所述部分的第二部分的第一段不在导体之下；以及将 导体耦合成接收具有电位的电压。
该方法的另一示例性实施方式包括以螺旋图案、蛇形(serpentine)图案、多个条 纹、多连通域或具有从中心点向外辐射的指状物的图案形成导体，其中第一指状物的第一 部分覆盖在间隔上，且第一指状物的第二部分覆盖在第二半导体材料的所述部分的第一部 分和第二部分的第二段上。
鉴于上述全部内容，显然公开的是一种新的器件、形成该器件的方法和使用该器 件的方法。连同其它特征包括的是形成一种覆盖在掺杂区上的高电压元件，该掺杂区可实质上在高电压元件的操作期间耗尽载流子。还包括的是形成覆盖在厚绝缘体例如场氧化物 上的高电压元件，该厚绝缘体覆盖在掺杂区的一部分上。
此外，形成电阻器12和13的材料，使得材料的至少一部分位于上覆的导体中的开 口之下，以便维持材料的电阻系数相对于其它的材料的段恒定。为描述清楚而始终使用“连 接”这个词，但是，其旨在与词“耦合”具有相同的含义。相应地，“连接”应被解释为包括直 接连接或间接连接。
权利要求
1.一种形成半导体器件的电阻器的方法，包括 提供具有第一传导类型的第一半导体材料的基底；在所述基底的第一部分上形成第二传导类型的第一掺杂区；通过形成覆盖在所述第一掺杂区的第一部分上的第二半导体材料来形成第一电阻器， 其中所述第二半导体材料以具有第一侧面和第二侧面的伸长图案形成，其中所述第二半导 体材料的第一部分的第一侧面与所述第二半导体材料的第二部分的第一侧面间隔开第一 距离，形成所述第二半导体材料的所述第一部分和所述第二部分之间的间隔，且其中所述 第二半导体材料不形成为所述基底内的掺杂区；形成覆盖在所述第二半导体材料的所述第一部分和所述第二部分上并覆盖在所述间 隔上的电介质；形成覆盖在所述电介质上的导体，其中所述导体的第一部分覆盖在所述第二半导体材 料的所述第一部分和所述第二部分之间的所述间隔的至少一部分上，且其中所述第二半导 体材料的所述第一部分的第一段和所述第二半导体材料的所述第二部分的第一段不在所 述导体的所述第一部分之下；以及将所述导体耦合成接收具有电位的电压。
2.如权利要求1所述的方法，其中形成所述第一掺杂区包括，形成所述第一掺杂区的 第一部分作为MOS晶体管的漏极区，以及形成邻接所述第一掺杂区的所述第一部分的所述 第一掺杂区的第二部分作为所述MOS晶体管的沟道区。
3.如权利要求1所述的方法，还包括将所述导体的第一部分形成为与所述导体的第二 部分电子地相连。
4.如权利要求1所述的方法，其中形成所述导体包括，形成所述导体的所述第一部分， 以通过延伸而超过所述第二半导体材料的所述第一部分的所述第一侧面不大于所述第二 半导体材料的宽度的大约30%，来与所述第二半导体材料交叠。
5.如权利要求4所述的方法，还包括形成所述导体的所述第一部分，以延伸而超过所 述第二半导体材料的所述第二部分的所述第一侧面不大于所述第二半导体材料的宽度的 大约30%，其中所述第二半导体材料的所述第一部分的所述第一侧面朝向所述第二半导体 材料的所述第二部分的所述第一侧面。
6.如权利要求1所述的方法，其中形成所述导体包括，形成与所述导体的所述第一部 分间隔开并覆盖在所述第二半导体材料的所述第二部分和所述第二半导体材料的第三部 分之间的另一间隔上的所述导体的第二部分，其中所述导体的所述第一部分和所述第二部 分之间的间隔不大于所述电介质的厚度的大约100%。
7.一种形成半导体器件的电阻器元件的方法，包括 提供具有第一传导类型的第一半导体材料的基底； 在所述基底上形成第一电介质；形成第二半导体材料作为具有伸长图案的电阻器，所述伸长图案带有彼此相邻并串联 连接在一起的部分，且所述部分彼此横向间隔开以形成所述部分之间的间隔；形成覆盖在所述第二半导体材料的所述部分上并覆盖在所述间隔上的第二电介质； 形成覆盖在所述第二电介质的一部分上并覆盖在所述间隔上的导体，其中所述第二半 导体材料的所述部分的第一部分的第一段和第二半导体材料的所述部分的第二部分的第一段不在导体之下；以及将所述导体耦合成接收具有电位的电压。
8.如权利要求7所述的方法，其中形成所述导体包括，形成所述导体以延伸第一距离 而超过所述第二半导体材料的所述第一部分和所述第二部分，但不覆盖在所述第二半导体 材料的所述第一部分的所述第一段和所述第二部分的所述第一段上。
9.如权利要求8所述的方法，还包括形成第一距离为不大于所述第二半导体材料的所 述第一部分和所述第二部分的宽度的大约30%。
10.如权利要求7所述的方法，其中形成所述导体包括，以螺旋图案、蛇形图案、多个条 纹、多连通域，或具有从中心点向外辐射的指状物的图案，形成所述导体，其中第一指状物 的第一部分覆盖在所述间隔上且所述第一指状物的第二部分覆盖在所述第二半导体材料 的所述部分的所述第二部分和所述第一部分的第二段上。
全文摘要
本发明涉及高电压传感器设备及其方法。在一个实施方式中，高电压元件形成为覆盖在可能在高电压元件的操作期间被耗尽的掺杂的半导体区上，所述高电压元件包括覆盖在电阻器中的间隔上的导体。
文档编号H01L21/82GK102034753SQ20101000204
公开日2011年4月27日 申请日期2010年1月7日 优先权日2009年9月30日
发明者G·常, J·W·霍尔, M·T·库杜斯, R·S·伯顿, 及川一德 申请人:半导体元件工业有限责任公司