专利名称：一种电容的制作方法
技术领域：
本发明涉及电容领域，特别是关于一种片上电容(capacitor on chip)。背景技术：
在各种电路设计中，电容被广泛的采用。一般来讲，片上电容包括MOS 电容、PIP(Poly-Isolation-Poly)电容、MlM(Metal-Isolation-Metal)电容禾口 MOM(Metal-Oxidation-Metal)电容等。在深亚微米及纳米工艺中，PIP电容和MIM电容由于需要额外的掩膜和工艺步骤，生产成本较高，虽然其电压系数较小，但一般不采用它们。MOS 电容由于电压系数太大，在高线性度应用中，一般也不被采用。MOM电容具有很好的电压系数，且与标准工艺完全兼容，通常被采用。于2005年12月27号公告的美国专利6，980, 414(对比文件1)公开了一种MOM 电容，本发明中的图4A和图4B(对比文件1中的图7C和图8)示出了对比文件1中的MOM 电容的一个实施例。请参阅图4A和图4B所示，所述电容包括第一层701和第二层703，第一层701由两组导电带704A和704B组成，所述导电带704A与所述导电带704B交替平行设置，第二层703由两组导电带706A和706B组成，所述导电带706A与所述导电带706B交替平行设置，导电带706A和706B分别平行并重叠于导电带704A和704B。所述电容进一步包括将导电带704A和导电带706A连接在一起的竖直通孔(Via，其为导电材质形成)708A 和导电带704B和导电带706B连接在一起的竖直通孔708B。这样，在每层内的每两相邻导电带之间均会形成一电容Cpp，比如第一层中的相邻导电带704A和导电带704B之间就会形成一电容Cpp。此外，每两相邻通孔之间均会形成一电容Cv，比如通孔708A和通孔708B之间均会形成一电容Cv。这些电容并联在一起形成了电容700。对比文件1中的这种电容结构有助于在单位芯片面积上制造出具有更大的电容值的MOM电容。众所周知，对于平面工艺而言，相同电容值所需的芯片面积越小，则实现需要电容电路的芯片面积就越小，这样在相同晶圆面积上就可制造出更多的芯片，进而单个芯片的成本就可以更低。因此提高单位面积MOM电容的电容密度，有助于减小芯片成本。因此，有必要提出了一种在标准工艺中实现更高电容密度的MOM电容。
发明内容本部分的目的在于概述本发明的实施例的一些方面以及简要介绍一些较佳实施例。在本部分以及本申请的说明书摘要和发明名称中可能会做些简化或省略以避免使本部分、说明书摘要和发明名称的目的模糊，而这种简化或省略不能用于限制本发明的范围。本发明的目的在于提供一种电容，其可以在单位晶圆面积上实现较高的电容密度。根据本发明的一方面，本发明提供一种电容，其包括形成于第一层上的相互间隔的第一导电部和第二导电部；形成于第二层上的相互间隔的第三导电部和第四导电部；形成于第三层上的相互间隔的第五导电部和第六导电部。其中，第一层、第二层和第三层是芯片上的连续的三个层，第一导电部与第三导电部至少部分重叠且相互电性连接，所述第三导电部与第五导电部至少部分重叠且相互电性连接，第一导电部、第三导电部和第五导电部的投影图形相同，第二导电部与第四导电部部分重叠且相互电性连接，所述第四导电部与第六导电部部分重叠且相互电性连接，第二导电部、第四导电部和第六导电部的投影图形相同。进一步的，第一导电部、第三导电部和第五导电部共同形成了所述电容的一个电极，第二导电部、第四导电部和第六导电部共同形成了所述电容的另一个电极。进一步的，第一导电部和第二导电部之间的间距、第三导电部和第四导电部之间的间距与第五导电部和第六导电部之间的间距相等。进一步的，第三导电部和第四导电部的厚度大于第三导电部和第四导电部之间的间距。进一步的，第一导电部包括有相互间隔、平行且电性连接的数个第一导电条，第二导电部包括有相互间隔、平行且电性连接的数个第二导电条，第一导电条和第二导电条间隔、平行且交替排布；第三导电部包括有相互间隔、平行且电性连接的数个第三导电条，第四导电部包括有相互间隔、平行且电性连接的数个第四导电条，第三导电条和第四导电条间隔、平行且交替排布；第五导电部包括有相互间隔、平行且电性连接的数个第五导电条， 第六导电部包括有相互间隔、平行且电性连接的数个第六导电条，第五导电条和第六导电条间隔、平行且交替排布。进一步的，第一层为金属层，第二层为通孔层，第三层也为金属层。进一步的，第一层为多晶硅层，第二层为接触孔层，第三层为金属层。根据本发明的另一方面，本发明提供一种电容，其包括形成于第一层上的相互间隔、平行且电性连接的数个第一导电条；形成于第一层上的相互间隔且平行的数个第二导电条，其中第一导电条与第二导电条间隔、平行且交替排布；形成于第二层上的相互间隔、 平行且电性连接的数个第三导电条，其中第三导电条与第一导电条平行且电性连接；形成于第二层上的相互间隔、平行且电性连接的数个第四导电条。其中第三导电条与第四导电条间隔、平行且交替排布，第四导电条与第二导电条平行且电性连接；形成于第三层上的相互间隔、平行且电性连接的数个第五导电条，其中第五导电条与第三导电条平行且电性连接；形成于第三层上的相互间隔、平行且电性连接的数个第六导电条，其中第五导电条与第六导电条间隔、平行且交替排布，第六导电条与第四导电条平行且电性连接，其中，第一层、 第二层和第三层是芯片上的连续的三个层。进一步的，第一导电条、第三导电条和第五导电条的投影图形相同，第二导电条、 第四导电条和第六导电条的投影图形相同。进一步的，第一导电条和相邻第二导电条之间的间距、第三导电条和相邻第四导电条之间的间距与第五导电条和相邻第六导电条之间的间距相等。进一步的，第三导电条和第四导电条的厚度大于第三导电条和相邻第四导电条之间的间距。进一步的，第一层为金属层，第二层为通孔层，第三层也为金属层。进一步的，第一层为多晶硅层，第二层为接触孔层，第三层为金属层。根据本发明的再一方面，本发明提供一种电容，其包括第一电极，其包括形成于第一层上的第一导电部、形成于第二层上的第三导电部和形成于第三层上的第五导电部， 其中第二层与第一层和第三层相邻接并介于第一层和第三层之间；和第二电极，其包括形成于第一层上且与第一导电部间隔的第二导电部、形成于第二层上且与第三导电部间隔的第四导电部和形成于第三层上且与第五导电部间隔的第六导电部；其中，第一导电部、第三导电部和第五导电部的投影图形相同，第二导电部、第四导电部和第六导电部的投影图形相同。进一步的，第一导电部和第二导电部之间的间距、第三导电部和第四导电部之间的间距与第五导电部和第六导电部之间的间距相等。进一步的，第三导电部和第四导电部的厚度大于第三导电部和第四导电部之间的间距。进一步的，第一导电部包括有相互间隔、平行且电性连接的数个第一导电条，第二导电部包括有相互间隔、平行且电性连接的数个第二导电条，第一导电条和第二导电条间隔、平行且交替排布；第三导电部包括有相互间隔、平行且电性连接的数个第三导电条，第四导电部包括有相互间隔、平行且电性连接的数个第四导电条，第三导电条和第四导电条间隔、平行且交替排布；第五导电部包括有相互间隔、平行且电性连接的数个第五导电条， 第六导电部包括有相互间隔、平行且电性连接的数个第六导电条，第五导电条和第六导电条间隔、平行且交替排布。与现有技术相比，在本发明中通过对中间层进行独特设置，从而在中间层上形成电容值较大的同层电容，再加上上层中形成的同层电容和下层中形成的同层电容，大大的增加了电容值，从而在单位晶圆面积上提高了电容密度。
结合参考附图及接下来的详细描述，本发明将更容易理解，其中同样的附图标记对应同样的结构部件，其中图IA为本发明中芯片上电容的一个实施例的示意图；图IB为图IA示出的芯片上电容的第一层的俯视图；图IC为图IA示出的芯片上电容的第二层的俯视图；图ID为图IA示出的芯片上电容的第三层的俯视图；图IE为图IA示出的芯片上电容沿A-A线的剖视示意图；图2为本发明中芯片上电容的第一层在另一个实施例中的俯视图；图3为本发明中芯片上电容的第一层在再一个实施例中的俯视图；和图4A和4B示出了现有技术中的芯片上电容的一个实施例。
具体实施方式本发明的详细描述主要通过程序、步骤、逻辑块、过程或其他象征性的描述来直接或间接地模拟本发明技术方案的运作。为透彻的理解本发明，在接下来的描述中陈述了很多特定细节。而在没有这些特定细节时，本发明则可能仍可实现。所属领域内的技术人员使用此处的这些描述和陈述向所属领域内的其他技术人员有效的介绍他们的工作本质。换句话说，为避免混淆本发明的目的，由于熟知的方法、程序、成分和电路已经很容易理解，因此它们并未被详细描述。此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。此外，表示一个或多个实施例的方法、流程图或功能框图中的模块顺序并非固定的指代任何特定顺序，也不构成对本发明的限制。图IA为本发明中的芯片上电容100的一个实施例的示意图。请参照图IA所示， 所述电容100包括第一层120、第二层140和第三层160，其中第一层120、第二层140和第三层160是芯片上连续的三个层。在第一层120上形成有相互间隔的第一导电部122和第二导电部124，在第二层140形成有相互间隔的第三导电部和第四导电部144，在第三层160 上形成有相互间隔的第五导电部162和第六导电部164。在本实施例中，第一导电部122与第三导电部142至少部分重叠且相互电性连接， 所述第三导电部142与第五导电部162至少部分重叠且相互电性连接，第一导电部122、第三导电部142和第五导电部162的投影图形基本相同；第二导电部1 与第四导电部144部分重叠且相互电性连接，所述第四导电部144与第六导电部164部分重叠且相互电性连接， 第二导电部124、第四导电部144和第六导电部164的投影图形基本相同。需要注意的是， 一导电部的投影图形是指该导电部在晶圆平面上的投影图形，所属领域内的普通技术人员对此应该都十分了解。为了了解每层的具体组成，下面将结合图IB-图ID来说明本实施例中芯片上电容 100的每个层的具体结构。图IB为图IA示出的芯片上电容100的第一层120的俯视图。请参照图IB所示， 第一导电部122包括有相互间隔且基本平行的数个第一导电条122A以及将所述第一导电条122A电性连接在一起的第一基部122B ；第二导电部IM包括有相互间隔且基本平行的数个第二导电条124A以及将所述第二导电条124A电性连接在一起的第二基部1MB，其中所述第二导电条124A与所述第一导电条122A交替、间隔且基本平行排布以至于与一个第一导电条122A的相邻的导电条均为第二导电条124A。在第一导电部122和第二导电部IM 之间填充有绝缘介质(未图示)，这样每两个相邻导电条就会形成一个同层电容Cl。另外， 第一层120中还形成有一些电容值比较小的同层电容，比如第一导电条122A与第二基部 124B之间的电容，第一基部122B和第二基部124B之间的电容等。图IC为图IA示出的芯片上电容100的第二层140的俯视图。请参照图IC所示， 第三导电部142包括有相互间隔且基本平行的数个第三导电条142A以及将所有第三导电条142A电性连接在一起的第三基部142B，其中第三导电条142A与第一导电条122A重叠且电性连接，第三基部142B与第一基部122B重叠且电性连接；第四导电部144包括有相互间隔且平行数个第四导电条144A以及将所有第四导电条144A电性连接在一起的第四基部 144B，其中第四导电条144A与第二导电条124A重叠且电性连接，第四基部144B与第二基部124B重叠且电性连接。在第三导电部142和第四导电部144之间填充有绝缘介质(未图示)，这样每两个相邻导电条就会形成一个同层电容C2。另外，第二层140中还形成有一些电容值比较小的同层电容，比如第三导电条142A与第四基部144B之间的电容，第三基部 142B和第四基部144B之间的电容等。
图ID为图IA示出的芯片上电容100的第三层160的俯视图。请参照图ID所示，第五导电部162包括有相互间隔且平行的数个第五导电条162A以及将所有第五导电条162A 电性连接在一起的第五基部162A，其中第五导电条162A与第三导电条142A重叠且电性连接，第五基部162B与第三基部142B重叠且电性连接；第六导电部164包括有相互间隔且平行的数个第六导电条164A以及将所有第六导电条164A电性连接在一起的第六基部164B， 其中第六导电条164A与第四导电条144A重叠且电性连接，第六基部164B与第五基部144B 重叠且电性连接。在第五导电部162和第六导电部164之间填充有绝缘介质(未图示)，这样每两个相邻导电条就会形成一个同层电容C3。另外，第三层160中还形成有一些电容值比较小的同层电容，比如第五导电条162A与第六基部164B之间的电容，第五基部162B和第六基部164B之间的电容等。图IE为图IA示出的芯片上电容100沿A-A线的剖视示意图，通过该图能清楚地显示出电容100的结构。这样，三个层中的同层电容C1、C2和C3以及其它同层电容并联在一起形成所述片上电容100，其中第一导电部122、第三导电部142和第三导电部162共同形成了该电容100的一个电极，第二导电部124、第四导电部144和第六导电部164共同形成了该电容100的另一个电极。在一个实施例中，所述电容100的第一层120可以为第一金属层(Metallayerl)， 第二层140可以为通孔层(Via layer)，第三层160可以为第二金属层(metal layer2)。此时，第二层140上的第三导电部142和第四导电部144就是通孔层中的通孔(系导电材料形成)，与对比文件1中的通孔不同之处在于本实施例中的通孔是与相邻金属层上的对应导电部的投影图形基本相同，这样就可以在通孔层中形成与相邻金属层同样的同层电容。通常来讲，通孔层的厚度较金属层的厚度要厚很多，因此在一个通孔层上形成的同层电容的电容值较一个金属层层上形成的同层电容还要大。一般来讲，芯片上可以包括有多个金属层，比如5个金属层，而每两个金属层之间都设置有通孔层。在一个优选实施例中，可以将每个金属层设置的和图IB示出的第一层相同，将每个通孔层设置的和图IC示出的第二层相同。这样，每个金属层和每个通孔层上都形成有电容值较大的同层电容，从而进一步提高了单位晶圆面积上的电容密度。在另一个实施例中，所述电容100的第一层120可以为多晶硅层(Polylayer)，第二层140可以为接触孔层(Contact layer)，第三层160可以为金属层(metal layerl)。此时，第二层140上的第三导电部142和第四导电部144就是接触孔层中的接触孔(系导电材料形成)，接触孔是与相邻金属或多晶硅层上的对应导电部的投影图形基本相同，这样就可以在接触孔层中形成与相邻金属或多晶硅层同样的同层电容。通常来讲，接触孔层的厚度较金属或poly层的厚度要厚很多，因此在一个接触孔层上形成的同层电容的电容值较一个金属层层上形成的同层电容还要大。众所周知，平板电容的电容值反比例于两极板的间距，正比例于两极板的正对面积，具体公式如下
权利要求
1.一种芯片上电容，所述芯片包括有多个层，其特征在于，其包括 形成于第一层上的相互间隔的第一导电部和第二导电部； 形成于第二层上的相互间隔的第三导电部和第四导电部； 形成于第三层上的相互间隔的第五导电部和第六导电部；其中，第一层、第二层和第三层是芯片上的连续的三个层，第一导电部与第三导电部至少部分重叠且相互电性连接，所述第三导电部与第五导电部至少部分重叠且相互电性连接，第一导电部、第三导电部和第五导电部的投影图形相同， 第二导电部与第四导电部部分重叠且相互电性连接，所述第四导电部与第六导电部部分重叠且相互电性连接，第二导电部、第四导电部和第六导电部的投影图形相同。
2.如权利要求1所述的电容，其特征在于，第一导电部、第三导电部和第五导电部共同形成了所述电容的一个电极，第二导电部、第四导电部和第六导电部共同形成了所述电容的另一个电极。
3.如权利要求1所述的电容，其特征在于，第一导电部和第二导电部之间的间距、第三导电部和第四导电部之间的间距与第五导电部和第六导电部之间的间距相等。
4.如权利要求3所述的电容，其特征在于，第三导电部和第四导电部的厚度大于第三导电部和第四导电部之间的间距。
5.如权利要求1-4任一项所述的电容，其特征在于，第一导电部包括有相互间隔、平行且电性连接的数个第一导电条，第二导电部包括有相互间隔、平行且电性连接的数个第二导电条，第一导电条和第二导电条间隔、平行且交替排布，第三导电部包括有相互间隔、平行且电性连接的数个第三导电条，第四导电部包括有相互间隔、平行且电性连接的数个第四导电条，第三导电条和第四导电条间隔、平行且交替排布，第五导电部包括有相互间隔、平行且电性连接的数个第五导电条，第六导电部包括有相互间隔、平行且电性连接的数个第六导电条，第五导电条和第六导电条间隔、平行且交替排布。
6.如权利要求1-4任一项所述的电容，其特征在于，第一层为金属层，第二层为通孔层，第三层也为金属层。
7.如权利要求1-4任一项所述的电容，其特征在于，第一层为多晶硅层，第二层为接触孔层，第三层为金属层。
8.—种芯片上电容，所述芯片包括有多个层，其特征在于，其包括 形成于第一层上的相互间隔、平行且电性连接的数个第一导电条；形成于第一层上的相互间隔且平行的数个第二导电条，其中第一导电条与第二导电条间隔、平行且交替排布；形成于第二层上的相互间隔、平行且电性连接的数个第三导电条，其中第三导电条与第一导电条平行且电性连接；形成于第二层上的相互间隔、平行且电性连接的数个第四导电条，其中第三导电条与第四导电条间隔、平行且交替排布，第四导电条与第二导电条平行且电性连接；形成于第三层上的相互间隔、平行且电性连接的数个第五导电条，其中第五导电条与第三导电条平行且电性连接；形成于第三层上的相互间隔、平行且电性连接的数个第六导电条，其中第五导电条与第六导电条间隔、平行且交替排布，第六导电条与第四导电条平行且电性连接，其中，第一层、第二层和第三层是芯片上的连续的三个层。
9.如权利要求8所述的电容，其特征在于，第一导电条、第三导电条和第五导电条的投影图形相同，第二导电条、第四导电条和第六导电条的投影图形相同。
10.如权利要求8所述的电容，其特征在于，第一导电条和相邻第二导电条之间的间距、第三导电条和相邻第四导电条之间的间距与第五导电条和相邻第六导电条之间的间距相等。
11.如权利要求8所述的电容，其特征在于，第三导电条和第四导电条的厚度大于第三导电条和相邻第四导电条之间的间距。
12.如权利要求8-11任一项所述的电容，其特征在于，第一层为金属层，第二层为通孔层，第三层也为金属层。
13.如权利要求8-11任一项所述的电容，其特征在于，第一层为多晶硅层，第二层为接触孔层，第三层为金属层。
14.一种电容，其特征在于，其包括第一电极，其包括形成于第一层上的第一导电部、形成于第二层上的第三导电部和形成于第三层上的第五导电部，其中第二层与第一层和第三层相邻接并介于第一层和第三层之间；和第二电极，其包括形成于第一层上且与第一导电部间隔的第二导电部、形成于第二层上且与第三导电部间隔的第四导电部和形成于第三层上且与第五导电部间隔的第六导电部；其中，第一导电部、第三导电部和第五导电部的投影图形相同，第二导电部、第四导电部和第六导电部的投影图形相同。
15.如权利要求14所述的电容，其特征在于，第一导电部和第二导电部之间的间距、第三导电部和第四导电部之间的间距与第五导电部和第六导电部之间的间距相等。
16.如权利要求14所述的电容，其特征在于，第三导电部和第四导电部的厚度大于第三导电部和第四导电部之间的间距。
17.如权利要求14-16任一项所述的电容，其特征在于，第一导电部包括有相互间隔、平行且电性连接的数个第一导电条，第二导电部包括有相互间隔、平行且电性连接的数个第二导电条，第一导电条和第二导电条间隔、平行且交替排布；第三导电部包括有相互间隔、平行且电性连接的数个第三导电条，第四导电部包括有相互间隔、平行且电性连接的数个第四导电条，第三导电条和第四导电条间隔、平行且交替排布；第五导电部包括有相互间隔、平行且电性连接的数个第五导电条，第六导电部包括有相互间隔、平行且电性连接的数个第六导电条，第五导电条和第六导电条间隔、平行且交替排布。
全文摘要
本发明提供一种电容，其包括形成于第一层上的相互间隔的第一导电部和第二导电部，形成于第二层上的相互间隔的第三导电部和第四导电部，形成于第三层上的相互间隔的第五导电部和第六导电部；其中位于中间层的第三导电部和第四导电部的厚度很厚可以形成很大的相对面积，在中间层上产生很大的电容，大大的增加了电容值，从而在单位晶圆面积上提高了电容密度。
文档编号H01L27/08GK102201408SQ201010132950
公开日2011年9月28日 申请日期2010年3月24日 优先权日2010年3月24日
发明者王钊 申请人:北京中星微电子有限公司