专利名称：具厚度不同的栅极介电质的高k栅极堆栈中的功函数调整的制作方法
技术领域：
一般而言，本发明是有关含有先进的晶体管组件的高精密集成电路的制造，其包括含有高K栅极介电质的栅极电极。
背景技术：
先进的集成电路，例如中央处理单元(CPU)、储存装置、专用集成电路 (application specific integrated circuit ;ASIC)等等，包括根据指定的电路布局而位于给定的芯片区域上的大量电路组件。在各式各样的集成电路中，场效应晶体管代表实质上决定集成电路的效能的一种重要类型的电路组件。一般而言，实施有多个制程技术用于形成场效应晶体管，其中，就许多类型的复杂电路而言，MOS技术由于在操作速度及/或功率消耗及/或成本效益上具有优越特性而成为其中一种最有前景的方法。在制造使用例如MOS技术的复杂集成电路时，数百万个晶体管(例如，N-沟道晶体管及/或P-沟道晶体管)形成在含有结晶半导体层的基板上。场效应晶体管(不论考虑的是N-沟道晶体管或 P-沟道晶体管)典型包括所谓的PN结(PN junction)，是由高浓度掺杂区域(也就是漏极和源极区域)与设置邻近于高浓度掺杂区域的轻微掺杂或无掺杂区域(例如沟道区域)之间的接口所形成。在场效应晶体管中，沟道区域的导电率(亦即导电沟道的驱动电流能力) 是受到栅极电极所控制，栅极电极邻接沟道区域而形成并且与沟道区域之间以薄绝缘层隔开。在由于施加适当控制电压至栅极电极而形成导电沟道之后，沟道区域的导电率是根据掺杂浓度、电荷载子的移动率而定，以及就晶体管宽度方向的沟道区域的给定延伸而言，是根据源极和漏极之间的长度(也称作沟道长度)而定。因此，沟道长度的缩小，以及与其相关的沟道电阻率的减小(接着会因为尺寸的减小而导致栅极电阻率的增加)，一直是增加集成电路的操作速度的主要设计准则。目前，由于有不受限制的可用性、硅与相关材料的广为人知的特性以及过去50年来所累积的过程和经验，所以绝大多数的集成电路皆以硅为基材。因此，硅很有可能仍然是未来设计用来量产的电路世代的首选材料。硅在制造半导体装置中扮演重要角色的其中一个原因是硅/ 二氧化硅接口的优越特性，其允许不同区域彼此之间能有可靠的电性绝缘。 硅/ 二氧化硅接口在高温时稳定，从而(若有需要)允许后续高温制程的执行，例如在退火循环期间活化掺杂物以及修补结晶损伤，而不会牺牲接口的电性特性。针对以上指出的理由，在场效应晶体管中，二氧化硅一直较佳地被用作为让栅极电极与硅沟道区域分隔的栅极绝缘层的基本材料，通常包括多晶硅或其它材料。在场效应晶体管的持续改善的装置效能中，沟道区域的长度一直持续被减小以改善切换速度和驱动电流能力。因为晶体管效能是受到供应至栅极电极的电压所控制，用以将沟道区域的表面转化(invert)成充分高的电荷密度，而提供给定的供应电压有想要的驱动电流，所以必须维持在由栅极电极、沟道区域和设置在两者之间的二氧化硅所形成的电容器有一定程度的电容耦合(capacitive coupling)。具有极低供应电压以及因此降低的阈值电压的极缩小晶体管可能遭受到漏电流指数性增加的问题，同时也需要增强栅极电极至沟道区域的电容耦合。因此，二氧化硅层的厚度必须对应地减小，以便在栅极与沟道区域之间提供想要的电容值。例如，大约80nm的沟道长度可能需要由薄至大约1. 2nm的二氧化硅所制成的栅极介电质。虽然，使用具有极薄栅极介电质的高速晶体管可能受限于高速信号路径，而有较厚栅极介电质的晶体管组件可能用于较不重要的电路部分(例如储存晶体管组件等等)，但是即使只有速度必要路径的晶体管是基于极薄闸极氧化物而形成，电荷载子直接穿隧通过超薄二氧化硅间极绝缘层所造成的极高漏电流可能会达到氧化物厚度范围为1至2nm的值， 而这不符合许多类型电路的需求。因此，一直考虑更换二氧化硅以作为栅极绝缘层的材料，尤其是用于极薄二氧化硅栅极层。可能的替代材料包括呈现出明显较高的介电常数的材料，使得对应形成的栅极绝缘层的实际较大厚度提供极薄二氧化硅层所得到的电容耦合。因此建议以高介电常数材料(例如氧化钽(Tii2O5)具有K大约25、氧化锶钛(SrTiO3)具有K大约150、氧化铪(HfO2)、 HfSiO、氧化锆(ZrO2)等等)取代二氧化硅。众所周知的是，栅极介电材料的功函数可能明显影响最终获得的、目前通过掺杂多晶硅材料所完成的场效应晶体管的阈值电压，可结合习知栅极电极结构中以氧化硅为基础的材料使用。在引入高K介电材料后，适当功函数的调整可能需要将适当金属物质并入栅极介电材料，例如以镧、铝等等形式，以便获得适当功函数以及P-沟道晶体管和N-沟道晶体管的阈值电压。此外，敏感的高K介电材料在处理期间可能必须受到保护，而与广为接受的材料(例如硅等)接触可能被视为不利的，因为费米层O^ermi level)在用多晶硅材料接触到高K介电材料(例如氧化铪)后可能明显受到影响。因此，在早期制造阶段设置时，可典型在高K介电材料上设置含金属帽盖材料(cap material)。另外，含金属材料可提供优越的导电率，也可避免在多晶硅闸极电极结构中可观察到的任何空乏区。因此，在广为接受的CMOS制程技术中引入多个额外制程步骤和材料系统以便形成栅极电极结构，其包含高K介电材料以及含金属电极材料。在其它方法中，可应用栅极电极结构被设置为占位材料系统(placeholder material systems)的取代栅极方法，其中，在完成基本晶体管组构之后，栅极电极结构可用至少适当的含金属电极材料以及可能的高K介电材料来取代， 从而需要复杂的制程顺序用于去除初始的栅极材料(例如多晶硅)以及形成适当的金属物质，其中适当的功函数值也必须通过并入对应的功函数调整物质来调整，如上所讨论者。除了通过在精密的半导体装置中并入高K介电材料而增强栅极电极结构的效能之外，通常必须设置具有不同特性(例如，不同的泄漏行为)的晶体管组件，从而需要具有不同材料组成及/或不同厚度的栅极介电材料。在某些习知方法中，高K介电材料以及任何功函数调整物质是在早期制造阶段中设置，其中不同厚度的栅极介电材料也可设置在不同的装置区域中，以提供不同的晶体管类型，或任何其它的电路组件，例如多晶硅电阻器等。 将参阅第Ia图至第Ig图做更详细地描述。然而，结果是用于提供栅极电极结构有不同组成的栅极介电质的习知制程策略可能造成明显的阈值电压变化，如参考图Ia至Ig而详细叙述者。图Ia示意地说明半导体装置100的剖面图，其包括基板101以及形成于基板101 上方的半导体层102。半导体层102通常以硅材料的形式设置，如上所述。此外，第一半导体区域或主动区域102A以及第二半导体区域或主动区域102B是设置在半导体层102中。 主动区域102A、102B应理解为半导体区域，基于包含高K介电材料的栅极电极结构所形成的晶体管组件形成在此半导体区域中及上方。在所示范例中，假设栅极介电质厚度缩减的栅极电极结构形成在半导体区域102A上，而具有栅极介电材料厚度增加的栅极电极结构形成在半导体区域102B上。再者，在所示制造阶段中，栅极介电材料151是选择性地形成在半导体区域102B上且由具有特定厚度(例如具有数纳米的厚度)的二氧化硅构成，视装置需求或形成在半导体区域102B中及上方的任何晶体管而定。如图Ia所示的半导体装置100可基于包含用于形成隔离结构(未图标)的制程的广为接受的制程技术形成，以便侧向定义主动区域102A、102B的侧向尺寸和位置。此外，基本掺杂物浓度可建立在区域102A、102B中，其对应于形成在个别主动区域中的晶体管的导电类型。如先前所述，由于明显的阈值电压可变性可存在于相对于厚度增加的晶体管的厚度减小的栅极介电材料的晶体管之间，在某些情况中，可通过在主动区域102B中适当提供良好的掺杂物分布(dopant profile)而施加对应的反制(countermeasure)，以便获得想要的阈值电压。例如，可将一定程度的反掺杂(counter-doping)引入主动区域102B中，其另一方面可降低仍将形成的对应晶体管的沟道区域中的整体电荷载子移动率。接着，可通过广为接受的沉积技术形成介电层151，以便获得具有想要的厚度及材料组成的以二氧化硅为基础的材料。之后，可基于光刻技术设置蚀刻掩模103(例如阻剂掩模等)以便暴露主动区域102A上方的层151的一部分，同时覆盖主动区域102B上方的材料151。之后，可例如基于湿化学蚀刻配方、电浆辅助蚀刻配方等执行适当的蚀刻制程104，以便对区域102A 中的下方硅材料选择性地去除层151的暴露部分。图Ib示意地说明在进一步先进的制造阶段中的半导体装置100，其中蚀刻掩模被去除，而装置100暴露于清洁环境105以便去除污染物以及在半导体区域102A上重新生长薄介电基底层152。为此目的，可用多个广为接受的制程技术以便基于可良好控制的生长制程获得二氧化硅材料。图Ic示意地说明暴露于沉积环境106时的半导体装置100，其中高K介电材料(例如氧化铪)沉积在主动区域102A、102B上方，从而形成高K介电层。因此，层152和153可代表形成在半导体区域102A中和上方的晶体管的栅极介电材料，从而提供高效能晶体管的所需特性，而层153和“厚”二氧化硅材料151可代表晶体管和其它电路组件的介电材料， 其中需要减少漏电流等等的优越效能。应了解到，可基于任何适当沉积配方执行沉积制程 106，例如化学气相沉积(CVD)、物理气相沉积(PVD)等等。例如，高K介电层153的厚度可在一至数纳米的范围内，视电容耦合、漏电流等等的整体需求而定。图Id示意地说明进一步先进的制造阶段的装置100。如图所示，氮化钛材料107 形成在高K介电材料153上，从而在装置100的进一部处理期间提供敏感材料153有可靠的封闭。考虑到限制敏感高K材料作用为蚀刻停止材料、相较于掺杂的多晶硅材料等提供优越的导电率，已证明氮化钛为可行的材料以及精密的高K金属栅极电极结构。通常，氮化钛层107可通过任何适当沉积技术沉积大约1纳米或数纳米的厚度。此外，另外的材料层 (例如金属层154，具有数埃的厚度)可形成在氮化钛层107上且可由适当金属物质构成， 以便调整形成在主动区域102A、102B中的晶体管组件的功函数和阈值。如前所述，层巧4对不同导电类型的晶体管(例如N-沟道晶体管或P-沟道晶体管)可设有不同材料特性，以便调整各晶体管类型的适当功函数。为求方便，主动区域102A、102B中的材料巧4可用于一种晶体管类型，例如N-沟道晶体管或P-沟道晶体管，并可因此包含任何适当物质，例如用于N-沟道晶体管的镧或用于P-沟道晶体管的铝等等。在其它装置区域中，材料1 可能不适于调整想要的阈值电压，这些材料的任何部分可通过任何适当的光刻和蚀刻技术而选择性去除，随后可沉积另外的材料，如有需要，可结合额外的氮化钛层。接着，半导体装置100可在大约700至900°C的温度退火，以便让层154中的物质扩散穿过氮化钛材料107进入到高K介电材料153中，从而最终在接口 153S (形成在半导体区域102A上方的材料152和153之间以及形成在半导体区域102B上方的材料151和153 之间)处形成功函数调整物质。如有需要，制程108可包含任何另外的退火步骤用于稳定在接口 153S处的金属物质，若认为适当的话，可并入另外的物质，例如氮等等。之后，去除层154的任何残余物，并且也可去除氮化钛材料107，以便在装置100的后续处理期间提供优越的条件，例如在图案化栅极层堆栈时，这是因为先前处理的氮化钛材料107可能在复杂的栅极图案化期间导致图案化相关的不规则。图Ie示意地说明具有暴露的高K介电材料153的半导体装置100，其可能现在包括形式为先前扩散材料物质的固定电荷153A、153B以便获得在后续处理的主动区域102A、 102B中及上方的晶体管想要的功函数。如先前所述，在基于区域102A上方的层系统152 和153以及区域102B上方的层151和153形成晶体管组件之后，可观察到阈值电压的明显不同，其中这种可变性尚未获得理解。并非意图将本申请限制成下列说明，但相信固定电荷 153A相对于硅材料的不同位置(相较于固定电荷153B)可强烈影响到所得到的阈值电压， 这可能需要明显的修改，以便重新调整阈值电压的不同图If示意地说明具有另外的氮化钛层155形成在高K介电层153上的半导体装置 100，以便限制材料153且稳定其中内含的功函数调整物质。为此目的，可应用任何适当沉积技术，如先前所讨论者。根据图If所示的材料系统，可通过沉积硅材料以及额外的帽盖材料等等而继续进一步的处理，如进一步处理装置100所需者。例如，除了形式为氮化硅等等的帽盖材料之外，形式为非晶碳等等的硬掩模材料可根据广为接受的制程技术沉积。之后，所得到的材料堆栈通过应用精密的光刻技术而图案化，用于形成适当的硬掩模，接着通过非等向性蚀刻技术分别蚀刻通过硅材料、氮化钛材料155、高K材料153和介电材料152 和 151。图Ig示意地说明在进一步先进的制造阶段中的半导体装置100。如图所示，栅极电极结构150A形成在主动区域102A上方且包括层152、153和155以及多晶硅材料156。 此外，侧壁间隔物结构157形成在材料152、153、155和156的侧壁上。类似地，栅极电极结构150B形成在主动区域102B上方且包括多晶硅材料156以及层155和153，其中二氧化硅材料151可提供结合的栅极介电材料的厚度增加。再者，漏极和源极区域161形成在主动区域102A、102B中。漏极和源极区域161可基于广为接受的制程技术(例如离子植入等等)形成，其中间隔物结构157可在某些所需植入步骤期间用作为植入掩模。如先前所指出者，晶体管160A、160B对于漏极和源极区域161和沟道区域162的给定组构可具有不同的阈值电压，这可能需要额外的制程步骤用于重新调整至少其中一个晶体管160A、160B的阈值电压。例如，如前所述，反掺杂可被引入主动区域102B中，但可能导致沟道区域162中的电荷载子移动率的恶化。在其它情况中，至少就P-沟道晶体管而言，提供硅/锗合金在基本硅材料上所获得的带隙偏移(band gap offset)可重新调整，例如通过增加对应的沟道半导体合金的厚度及/或通过增加锗浓度，以及主动区域102A中的修改的阱掺杂，这可在对应半导体材料的外延生长期间带来额外的缺陷。本发明是针对可避免或至少减少一个或多个上述问题的影响的不同的方法与装置。
发明内容
以下提出本发明的简化概要以便提供对本发明的某些态样的基本了解。此概要并非本发明的详尽概述。其并非意图识别本发明的重要或关键组件或划分本发明的范围。其唯一目的是要以简化形式提出某些概念作为稍后讨论的更详尽叙述的前言。本揭露内容大致提供半导体装置和制造技术，其中可在早期制造阶段针对栅极电极结构和其它电路组件将功函数调整物质并入到精密的栅极介电材料，其中在具有厚度减小的栅极介电质的栅极电极结构以及在具有厚度增加的栅极介电质的栅极电极结构中，该功函数调整物质可以实质相同方式置放在半导体材料上方。并非意图将本揭露内容限制成下列说明，但应相信在与下方半导体区域实质相同的偏移的厚度不同的栅极介电材料中置放功函数调整物质时的优越程度的一致性可显著造成所得的晶体管组件的更一致的阈值电压。为此目的，可提供适当的制程顺序与材料系统，其中功函数物质的并入可在并入那些需要厚度增加的栅极介电材料的栅极电极结构的额外介电材料之前，基于任何类型的栅极电极结构的实质相同条件而完成。因此，可避免其它复杂的机制(例如，特定阱区域的反掺杂、材料厚度的增加及/或额外硅/锗合金的锗浓度等等)或就其效果而言可显著减少对应的机制，这可造成优越的晶体管一致性以及造成所得的制程顺序的复杂度降低。此处揭露的一个例示方法是关于形成半导体装置。方法包括在第一装置区域和第二装置区域上方形成材料层堆栈，其中该材料层堆栈包括介电基底层、形成在该介电基底层上的高K介电材料以及形成在该高K介电材料上的含金属材料。该方法还包括执行热处理以便将金属物质从含金属材料扩散至由介电基底层和高K介电材料所形成的接口。 此外，该方法包括在执行热处理之后，在第二装置区域上方选择性地形成介电层。另外，该方法包括在第一装置区域上方形成第一栅极电极结构以及在第二装置区域上方形成第二栅极电极结构，其中第一栅极电极结构包括介电基底层与高K介电材料作为第一栅极介电质，且其中第二栅极电极结构包括介电基底层、高K介电材料和介电层作为第二栅极介电质。此处揭露的另外的例示方法包括在半导体装置的第一半导体区域和第二半导体区域上形成介电基底层。另外，该方法包括在第一和第二半导体区域上方的介电基底层上形成高K介电材料，其中介电基底层和高K介电材料形成接口。此外，功函数调整物质形成在第一和第二装置区域上方的接口处。再者，介电材料选择性地形成在第二半导体区域上方的高K介电材料上。最后，该方法包括在第一半导体区域上形成第一栅极电极结构以及在第二半导体区域上形成第二栅极电极结构。在此揭露的一个例示半导体装置包括形成在第一半导体区域上的第一栅极电极结构，该第一栅极电极结构包括第一介电基底层、形成在该第一介电基底层上的第一高K 介电材料以及形成在该第一高K介电材料上的含金属电极材料。该半导体装置还包括形成在第二半导体区域上的第二栅极电极结构，该第二栅极电极结构包括第二介电基底层、形成在该第二介电基底层上的第二高K介电材料以及形成在该第二高K介电材料上的介电层。
通过参照以下的说明结合附图以了解揭露的内容，其中，相同的组件编号标示相似的组件，其中图Ia至Ig示意地说明根据习知策略在形成复杂晶体管组件的各种制造阶段期间的半导体装置的剖面图，该晶体管组件包含具有栅极介电层的栅极电极结构，该栅极介电层具有高K介电材料以及具有不同厚度；图加至池示意地说明根据例示实施例在形成晶体管时的各种制造阶段期间的半导体装置的剖面图，该晶体管具有栅极电极结构，通过在下方半导体材料上方的实质相同高度处置放功函数调整物质，该栅极电极结构具有高K介电材料以及不同厚度的栅极介电质；以及图2i至ail示意地说明根据另外的例示实施例的半导体装置的剖面图，其中，可形成具有不同厚度的栅极介电材料的栅极电极结构，使得在一种类型的栅极电极结构中可避免含金属电极材料，从而能够使用这些栅极电极结构作为非晶体管组件，例如电阻器。虽然在此揭露的主题容许各种修改和替代形式，但其特定实施例已在附图中通过范例显示并且在此详细叙述。不过，应了解到，在此叙述的特定实施例并非意图将本发明限制成所揭露的特定形式，相反地，是意图涵盖落在本发明的精神和范围内的所有修改、等效和替代者，如权利要求中所定义者。
具体实施例方式以下叙述本发明的各种例示实施例。为求清楚，在此说明书中并未叙述实际实作的所有特征。当然，应了解到在任何此种实际实施例的发展中，必须作出许多实作特定的决定以达到开发者的特定目标，例如符合系统相关和商业相关的限制，这随着实作的不同而有所不同。此外，应了解到此种发展努力可能是复杂而耗时的，但对本领域技术人员而言在借助于本揭露内容后仍将只是例行工作。现将参考附图叙述本发明。各种结构、系统和装置示意地描绘于图中仅用以说明， 而不会因本技术领域所熟知的细节而模糊本发明。不过，仍包含附图来叙述及说明本发明的例示范例。在此所使用的字词应被理解及解读成具有与本领域技术人员所理解的字词一致的意义。在此所一致使用的用语或词组并非意图暗示该用语或词组特别的定义，也就是， 不同于本领域技术人员所理解的平常惯用的定义。用语或词组具有特殊定义的情况，也就是，除了本领域技术人员所理解之外的意义，此种特殊定义会以定义的方式在说明书中明显提出，其以直接且明确的方式提供用语或词组的特殊定义。本发明提供半导体装置及制造技术。其中可在早期制造阶段中(亦即，在实际图案化栅极电极结构之前)将功函数调整物质并入栅极电极结构的栅极介电材料中，其中也可相对于在下方半导体材料上方的功函数调整物质的位置达到高度的均勻性。因此，可在制造阶段中扩散及稳定功函数调整物质，其中，可能需要不同厚度的栅极介电材料的相同导电类型的晶体管的栅极电极结构可具有相同的组构，从而避免在垂直距离有任何的不均勻，如在习知制程策略中的情况，如先前参考图Ia至Ig所述者。在置放功函数调整物质之后，可调整栅极介电材料的另外的特性(例如最终想要的厚度)，从而减轻对于这些晶体管组件的最终获得的阈值电压的影响。在某些例示实施例中，可以具有厚栅极介电材料的“栅极电极结构”用作为非晶体管组件(例如多晶硅电阻器等等形式的电阻器)的方式应用制程顺序，因为含金属电极材料可能不是设置在这些电路组件中，从而不会过度地降低实际电极材料的整体电阻率。另一方面，具有“薄”栅极介电材料的栅极电极结构可提供想要的高效能特性，因为可结合含金属电极材料提供高K介电材料，不过不同的栅极电极结构可提供对应的晶体管组件的非常均勻的阈值电压行为。参照图加至&1，现将更详细描述另外的例示实施例，其中若适当时，也可参考图 Ia 至 Ig0图加示意地说明包含基板201和半导体层202 (例如以硅为基础的层等等)的半导体装置200的剖面图，其中，若适当的话，至少在某些装置区域(例如区域200A、200B)可在基板201与半导体层202之间形成埋藏绝缘层(未图标)。也就是说，装置200可包括具有块体组构的装置区域，绝缘体上覆硅(SOI)组构或与块体组构两者可用在不同的装置区域。对应的半导体区域或主动区域202A、202B可分别设置在装置区域200A、200B，其可通过适当隔离结构而侧向划分。此外，在所示的制造阶段中，介电基底层252(例如以氧化硅为基础的材料)或任何其它适当介电材料(例如氮氧化硅等等)可形成在主动区域202A、 202B上，然后形成高K介电材料253。关于高K介电材料253的厚度和材料组成，可如先前参考半导体装置100所数而采用相同的标准。介电基底层252可通过氧化及/或沉积形成， 可能还通过其它表面处理等等，视想要的材料组成而定。类似地，在一个例示实施例中能以氧化铪形式设置的高K介电材料253可基于任何适当沉积技术沉积。图2b示意地说明具有含金属帽盖层207形成在高K介电材料253上、接着形成另一含金属材料254的半导体装置200，其中在其它例示实施例中，若认为适当的话，可以单一材料层的形式设置材料207和254。例如，层207可以厚度具有数埃至数纳米或甚至更厚的氮化钛材料的形式设置，而材料层2M可设有数埃至数纳米的厚度，视由材料252和253 构成的栅极介电材料内形成的功函数调整物质的所需浓度而定。应了解到，图2b说明的是调整特定晶体管类型(例如P-沟道晶体管或N-沟道晶体管)时所需的材料层堆栈，其中在其它情况中，可设置额外的材料层，例如图2b所示，可在材料系统上方设置另外的氮化钛材料以及另外的功函数调整物质，以便在其它的装置区域中获得想要的功函数调整，其中可能已经去除图2b的材料系统。在此情况中，如图2b所示的材料系统可用适当采用的材料层2M设置在装置区域中。为求方便，用于调整不同导电类型的晶体管而用于形成材料系统的任何此种组构未图标在图2b中。因此，层207或层2M可包括适当的物质，例如用于N-沟道晶体管的镧，被并入由层252和253构成的栅极介电材料的铝等等。关于用于形成层207和2M的任何沉积技术，可参考半导体装置100，如先前参考图Ia至If所述者。图2c示意地说明在热处理208期间的半导体装置200，其中层2M或其中内含的任何物质可扩散至栅极介电材料，也就是，扩散至高K介电材料253和实质上扩散至接口 253S，视介电基底层252的扩散阻挡能力而定。因此，在可基于大约700至1000°C的适当温度范围而执行的处理208期间，可在材料253、252内且较佳在接口 253S处置放固定的电荷 254A，其中可在第一和第二半导体区域200A、200B中也是实质上相同的情况。因此，在主动区域202A、202B上方的固定电荷254A的浓度和位置可实质上相同，从而提供非常均勻的条件用于调整想要的功函数以及分别调整形成在主动区域202A、202B中及上方的晶体管组件的阈值电压图2d示意地说明在进一步先进的制造阶段中的装置200，其中材料层207的一部分(图2c)可从主动区域202B上方选择性地去除，相较于主动区域202A，在该主动区域 202B上方形成具有栅极介电材料的栅极电极结构，该栅极介电材料具有增加的厚度。为此目的，可应用任何适当的蚀刻配方以及适当的蚀刻掩模，其中高K介电材料253可作用为主动区域202B上方的蚀刻停止材料。因此，在主动区域202A上方仍保有部分207A，从而进一步覆盖高K介电材料253。图Ie示意地说明具有另外的介电层251形成在主动区域202A、202B上方的装置 200。介电层251可以二氧化硅为基础的材料的形式设置，而在其它情况中，可使用任何其它适当介电材料以便获得想要的晶体管效能以用于需要增加厚度的栅极介电材料的栅极电极结构。因此，可选择介电层251的厚度和材料组成，使得(结合层252和25 可在主动区域202B上方获得想要的栅极介电材料。为此目的，可应用广为接受的CVD技术以形成具有适当厚度的例如二氧化硅的材料。图2f示意地说明在进一步先进的制造阶段中的装置200，其中介电层251 (图加) 选择性地从主动区域202A上方去除。为此目的，可设置适当的蚀刻掩模(例如阻剂掩模) (未图标)并且可将装置200暴露于适当的蚀刻环境，例如当材料251是由二氧化硅构成时，基于氢氟酸(HF)的湿化学蚀刻环境。运用其它材料，可应用任何其它的适当蚀刻化学。 在蚀刻制程期间，剩余层207A可作为有效的蚀刻停止材料(例如氮化钛的形式)，其可相对于HF展现高蚀刻选择性，从而可靠地保护下方的高K材料253。因此，第一栅极电极材料 259A可形成在主动区域202A上并且可由包含有功函数调整物质254A的层252和253构成，而第二较厚的栅极介电材料259B可形成在主动区域202B上并且可由材料252和253 以及介电层251B构成。另一方面，栅极介电材料259B也可包括浓度和空间分布(除了任何制程相关的不一致性之外)与栅极介电材料259A相同的功函数调整物质254A，从而例如在仍将形成的晶体管的阈值电压方面提供高度的一致性。图2g示意地说明在制造阶段中的装置200，其中含金属电极材料或帽盖材料255 可形成在栅极介电材料259A、259B上。在一个例示实施例中，材料255可以氮化钛材料的形式设置，而在其它情况中，可设置任何其它适当的材料，视仍将形成的栅极电极的整体所需组构而定。为此目的，剩余层207A(图2f)可通过任何适当蚀刻配方(其相对于高K介电材料253可具有显著的蚀刻选择性)加以去除。例如，多种高K介电材料(例如氧化铪) 可对多种蚀刻化学品展现出优越的蚀刻电阻率，此蚀刻化学品可用来选择性地针对二氧化硅去除材料。因此，可有利地应用任何此种蚀刻配方，以便有效地去除氮化钛材料，同时实质上不会过度地影响高K介电材料253并且也维持介电层251B的完整性。若有需要，可设置蚀刻掩模以覆盖栅极介电材料259B。图池示意地说明在进一步先进的制造阶段中的装置200。如图所示，第一晶体管 260A形成在主动区域202A中及上方并且可包含能侧向封闭沟道区域沈2的漏极和源极区域沈1。类似地，第二晶体管^OB形成在主动区域202B中及上方并且可包含漏极和源极区域261以及沟道区域沈2，其中，在某些例示实施例中，漏极和源极区域261的掺杂分布和沟道区域沈2的掺杂分布对晶体管^0A、260B而言可实质上相同。再者，晶体管^OA可包括第一栅极电极结构250A，其包含栅极介电材料259A (亦即，层252和25 ，接着是含金属电极材料255 (例如氮化钛材料等等)以及另外的电极材料256 (例如多晶硅材料、硅/锗混合物等等)。类似地，第二晶体管^OB可包括第二栅极电极结构250B，其包含栅极介电材料259B，此栅极介电材料259B因为有介电层251B以及材料层252和253而具有增加的厚度。再者，含金属材料255可和电极材料256 —起设置。再者，根据制程与装置需求的侧壁间隔物结构257可形成在电极材料256、255以及栅极介电材料259A、259B的侧壁上。相对于用于形成晶体管^0A、260B的任何制造技术，可应用任何适当的制程策略，如先前参考半导体装置100所叙述者，其中，在所示实施例中，沟道区域沈2以及漏极和源极区域261可基于共同的制程顺序形成，而不需要额外的制程来调整晶体管^K)A、260B 的最终想要的阈值电压。也就是说，由于在材料252和253内的功函数调整物质的空间分布的高度一致性，如前所述，所以可达到阈值电压特性的高度一致性，同时可提供栅极介电材料259A、259B的想要的厚度差异。参考图2i至2m，现将叙述另外的例示实施例，其中在具有增加厚度的栅极介电材料的栅极电极结构中可不设置高度导电的含金属电极材料。在此情况中，所得的“栅极电极结构”也可用于任何非晶体管组件，其中含金属电极材料的适度高的导电率可被视为不适当，例如在多晶硅或其它以半导体为基础的电阻性结构中，这可能必须以复杂的半导体装
置实施。图2i示意地说明在制造阶段中的装置200，其中介电基底层252和高K介电材料 253并入有功函数调整物质254A，这可基于任何适当退火制程而完成。此外，应了解到任何其它物质可并入到层252和253中，以便适当稳定所得的组构，如参考装置100所说明者。此外，装置200可暴露于蚀刻环境209以便去除材料207，以及可能含有功函数调整物质254A的材料层的任何残余物，亦如先前所讨论者。可基于任何适当的选择性蚀刻配方执行蚀刻制程209以便相对于高K介电材料253选择性地去除层207 (例如以氮化钛的形式所设置者)，这可相对于多种蚀刻配方展现高的蚀刻电阻率。如先前所讨论者，就进一步处理而言(亦即，栅极层堆栈的图案化，亦如先前所讨论者)，去除氮化钛材料207可以是有利的。参阅第2i_2m图，进一步说明实施例将现在被叙述在含有金属的高导电的电极材料可能并未提供闸电极结构具有厚度增加之闸电极材料。在本案中，产生的"闸电极结构"也可用于任何非晶体管组件，其中，内含金属电极材料的适度高导电性可能被认为不适当的，例如多晶硅或其它基于半导体的电阻结构，这可能要在复杂的半导体装置中实现。图2j示意地说明在进一步先进的制造阶段中的装置200，其中含金属帽盖材料或电极材料255A可选择性地形成在主动区域202A上方。为此目的，可沉积适当的材料(例如氮化钛)并且后续可基于蚀刻掩模进行图案化，从而从主动区域202B上方去除该材料， 同时使用材料253作为蚀刻停止材料。图业示意地显示具有介电层251形成在主动区域 202A、202B上方的装置200。关于材料特性，例如层251的组成和厚度，可参考以上所给出的任何说明。接着，可设置蚀刻掩模(未图标)并且可例如基于氢氟酸执行蚀刻制程以选择性地从主动区域202A上方去除介电层251，同时使用含金属材料255A作为有效的蚀刻停止材料(例如氮化钛的形式)，如上所述。图21示意地说明在上述制程顺序后的半导体装置200。因此，栅极介电材料259A形成在主动区域202A上方并且被含金属材料255A覆盖，而栅极介电材料259B形成在主动区域202B上方并且可包括介电层251B，其可在进一步处理期间额外提供材料253的完整性。因此，可沉积想要的电极材料(例如硅、硅/锗等等)以及其它的材料(例如帽盖材料、 硬掩模材料等等)，而所得的层堆栈可根据广为接受的制程技术而被图案化。图an示意地说明在进一步先进的制造阶段中的半导体装置200。如图所示，晶体管^OA可形成在第一装置区域200A中并且可包括栅极电极结构250A，其包括栅极介电材料259A以及含金属电极材料255A和以半导体为基础的电极材料256。第二装置区域200B 可包括形成在主动区域202B中及上方的晶体管260B，其中栅极电极结构250B可包括含有介电层251B的栅极介电材料259B，以半导体为基础的电极材料256可形成在该介电层 251B上。此外，另外的“栅极电极结构” 250C(可代表任何非晶体管电路组件，在一个实施例中，可以是电阻器)可形成在第二装置区域200B中，例如形成在隔离结构202C上。隔离结构202C可基于任何广为接受的制程技术(例如以浅沟槽隔离的形式)而形成在半导体层202中，从而在半导体层202中划分对应的主动区域。在所示实施例中，可邻接主动区域 202B或至少其一部分而设置隔离结构202C。然而，应了解到，隔离结构202C可根据所需的电路布局设置在装置区域200B内的任何适当位置。电路组件或栅极电极结构250C可包括栅极介电材料259C，其可具有实质上与栅极介电材料259B相同的组构，例如在介电基底层 252基于沉积技术而形成时。在其它情况中，例如在应用氧化制程而形成时，高K介电材料 253可直接形成在隔离结构202C的绝缘材料上。因为栅极介电材料259B、259C是基于共同的制程而形成，所以可避免任何含金属电极材料(例如材料255A)形成于其上，从而在用作为电阻器时能够有效采用结构250C的整体电阻率。因此，可基于栅极介电材料259A而获得晶体管^OA的优越晶体管特性，而栅极介电材料259B、259C可用在较不紧要的晶体管中以及任何其它的非晶体管组件中，其中置放功函数调整物质的高度一致性可提供晶体管 260A.260B想要的阈值电压的一致性。因此，本发明提供在将功函数调整物质并入高K介电材料后可完成高度一致性的半导体装置和制造技术。这因此可导致栅极电极结构具有不同厚度的栅极介电材料的晶体管的阈值电压的优越一致性。以上所揭露的特定实施例仅用作说明，对本领域技术人员而言，在借助此说明书的教示后显然能以不同但等效的方式修改及实施本发明。举例来说，以上提出的制程步骤可以不同顺序执行。再者，并非意图限制此处显示的构造细节或设计，除了权利要求书所述者以外。因此，显然可变动或修改以上揭露的特定实施例，而所有这些变化皆被视为在本发明的范围和精神内。因此，在此所寻求的保护是如在权利要求书中所提出者。
权利要求
1.一种形成半导体装置的方法，该方法包括在第一装置区域O02A)及第二装置区域O02B)上方形成材料层堆栈，该材料层堆栈包括介电基底层052)、形成在该介电基底层(25 上方的高K介电材料053)以及形成在该高K介电材料(25 上方的含金属材料007)；执行热处理008)，用以从该含金属材料(207)扩散金属物质至该介电基底层(252)和该高K介电材料(25 所形成的接口 ；在执行该热处理(208)之后，在该第二装置区域O02B)上方选择性地形成介电层 (251B)；以及在该第一装置区域O02A)上方形成第一栅极电极结构O50A)以及在该第二装置区域 (202B)上方形成第二栅极电极结构(250B)，该第一栅极电极结构包括该介电基底层(252) 以及该高K介电材料(25 作为第一栅极介电质，而该第二栅极电极结构包括该介电基底层052)、该高K介电材料053)以及该介电层Q51B)作为第二栅极介电质。
2.如权利要求1所述的方法，其中，在该第二装置区域O02B)上方选择性地形成该介电层051B)包括在该第二装置区域O02B)上方选择性地去除该含金属材料007)、在该第一与第二装置区域上方沉积该介电层以及通过使用该含金属材料(207)作为蚀刻停止而从该第一装置区域O02A)去除该介电层。
3.如权利要求1所述的方法，还包括在该第二装置区域O02B)上方选择性地形成该介电层051B)之后去除该含金属材料007)，以及在该第一与第二装置区域上方形成第二含金属材料(255)。
4.如权利要求1所述的方法，其中，形成该材料层堆栈包括在该高K介电材料(253)上形成第一含金属材料，以及在该第一含金属材料上形成功函数调整物质(254A)。
5.如权利要求2所述的方法，其中该含金属材料(207)包括氮化钛。
6.如权利要求1所述的方法，还包括基于该第一栅极电极结构O50A)而在该第一装置区域Q02A)中形成第一晶体管O60A)，以及基于该第二栅极电极结构Q50B)而在该第二装置区域O02B)中形成第二晶体管O60B)，其中该第一与第二晶体管具有实质上相同的阈值电压。
7.如权利要求1所述的方法，还包括从该第一与第二装置区域上方去除该含金属材料007)，以及在该第二装置区域Q02B)上方选择性地形成该介电层051B)之前，在该第一装置区域O02A)上方选择性地形成第二含金属材料。
8.如权利要求7所述的方法，还包括在该第一装置区域O02A)上方的该第二含金属材料上形成电极材料，以及在该第二装置区域O02B)上方的该介电层上形成该电极材料。
9.一种方法，包括在半导体装置的第一半导体区域O02A)与第二半导体区域Q02B)上方形成介电基底层(252)；在该第一与第二半导体区域上方的该介电基底层(25 上形成高K介电材料053)，该介电基底层052)与该高K介电材料(25 形成接口 ；在该第一与第二半导体区域上方的该接口形成功函数调整物质(254A)；在该第二半导体区域O02B)上方选择性地在该高K介电材料(25 上形成介电材料 (251B)；以及在该第一半导体区域O02A)上方形成第一栅极电极结构O50A)，以及在该第二半导体区域Q02B)上方形成第二栅极电极结构O50B)。
10.如权利要求9所述的方法，还包括在该高K介电材料(25 上以及在该介电材料上形成含金属材料层。
11.如权利要求9所述的方法，还包括在该高K介电材料(25 上选择性地形成含金属材料，以及在该含金属材料上和该介电材料上形成电极材料。
12.如权利要求9所述的方法，其中，在该接口形成该功函数调整物质(254A)包括在该高K介电层(25 上形成包括该功函数调整物质(254A)的材料层，以及退火该半导体装置。
13.如权利要求12所述的方法，还包括去除该材料层以及在该第一半导体区域Q02A) 上方的该高K介电材料(25 上选择性地形成含金属材料。
14.如权利要求13所述的方法，其中，该材料层与该含金属材料包括氮化钛。
15.一种半导体装置，包括第一栅极电极结构(250A)，形成在第一半导体区域Q02A)上方，且包括第一介电基底层052)、形成在该第一介电基底层(25 上的第一高K介电材料053)以及形成在该第一高K介电材料(25 上的含金属电极材料；以及第二栅极电极结构(250B)，形成在第二半导体区域Q02B)上方，且包括第二介电基底层、形成在该第二介电基底层上的第二高K介电材料以及形成在该第二高K介电材料上的介电层。
16.如权利要求15所述的半导体装置，其中，该第一与第二介电基底层具有相同的材料组成，且其中，该第一与第二高K介电材料具有相同的材料组成。
17.如权利要求15所述的半导体装置，其中，该含金属电极材料包括氮化钛。
全文摘要
在精密的制造技术中，通过在厚度不同的栅极介电材料中提供在高K介电材料(253)内具有实质上相同空间分布的功函数调整物质(254A)，可在早期制造阶段中调整晶体管组件的功函数以及阈值电压。在并入功函数调整物质(254A)后，可通过选择性地形成额外的介电层而调整栅极介电材料的最终厚度，使得栅极电极结构(250A，250B)的另外的图案化可以高度兼容于习知制造技术的方式来完成。因此，得以避免重新调整具有厚度不同的栅极介电材料的晶体管(260A，260B)的阈值电压所要用到的极复杂制程。
文档编号H01L21/8234GK102576691SQ201080047199
公开日2012年7月11日 申请日期2010年8月25日 优先权日2009年8月31日
发明者A·魏, M·特伦茨施, T·斯彻普尔 申请人:格罗方德半导体公司