专利名称：一种槽型纵向半导体器件的制造方法
技术领域：
本发明属于半导体器件制造技术领域，具体涉及具有深槽的半导体器件的制造方法。
背景技术：
功率MOSFET是多子导电型器件，具有输入阻抗高、频率高、导通电阻具有正温度系数等诸多优点。这些优点使其在功率电子领域得到了广泛应用，大大提高了电子系统的效率。器件耐高压需要漂移区较长且漂移区掺杂浓度低。然而，随着漂移区长度的增加和掺杂浓度的降低，导致器件的导通电阻(R。n)增加，开态功耗增大，器件导通电阻1^与击穿电压BV存在如下关系即R。n oc BV2 50随着制造工艺的进步，硅片上元胞密度做越来越大，常规的平面栅VDMOS的比导通电阻下降受JFET(Junction field effect transistor)效应的限制已经达到极限。由于UM0S(U-type trench M0S，U型沟槽M0S)具有无JFET效应及高沟道密度的优势，随着工艺的进步，其比导通电阻可以做的很小。但即使采用的UMOS结构，当在高压大电流应用时， 由于漂移区的电阻占器件总电阻的绝大部分，所以硅极限的问题仍然没有解决。1988年飞利浦美国公司的D. J. Coe电请美国专利US4754310 (发明名称 High voltage semiconductor device高压半导体器件)第一次提出在横向高压 MOSFET(LDM0SFET)结构中采用交替的P区和N区作为耐压区，以代替传统功率器件中单一导电类型(N型或P型)的低掺杂的漂移区作为耐压层的方法。^ ^ H # ^lJ US patent 521627,1993, semiconductor power devices with alternation conductivity type high-voltage breakdown regions具有交替导电类型高耐压区的半导体功率器件，提出在纵向功率器件(尤其是纵向M0SFET)中采用交替的P 柱区和N柱区作为漂移层的思想，并称其为“复合缓冲层”。1997 年 Tatsuhiko 等人(theory of semiconductor super junction devices, Japanese Journal of Applied Physics，199半导体超结器件理论，日本应用物理学报]) 提出了“超结理论”。此后“超结” (super junction，SJ)这一概念被众多器件研究者所引用。将超结引入功率VDM0S，在提高耐压的基础上降低导通电阻；但为了获得高性能的超结VDM0S，其工艺实现的难度较大。首先，VDMOS器件耐压越高，所需纵向P柱区和N柱区越深，常规“超结”结构是采用多次外延、多次注入工艺形成外延层200X(X代表外延或者离子注入的序数)和离子注入区域300X，如图1(a)；然后经过退火工艺形成第一半导体漂移区2'和第二半导体漂移区3'，见图1(b)所示。因而制作深P柱区和N柱区时外延和注入的次数很多，工艺难度很大，成本高；而且，采用多次注入、多次外延以及退火形成纵向的交替的P型和N型柱区，难以形成高浓度且窄条度的P型或N型柱区，因而限制了器件导通电阻的进一步降低；其次，“超结”器件的电学性能对电荷非平衡很敏感，工艺上须精确控制P柱区和N柱区的宽度和浓度，否则导致器件电学性能退化；再次，器件的体二极管反向恢复变硬等，而且在大电流应用时候会有可靠性下降以及由于横向PN结耗尽层扩大造成的导通电阻下降等问题。在美国专利US7, 230，31082，(发明名称super junction voltage sustaining layer with alternating semiconductor and high-K dielectric regions具有交替的半导体区和高K介质区的超结耐压层)中提出，利用高介电常数介质来提高器件的性能的思想。这种结构可有避免常规的超结ρ柱和η柱相互扩散的问题，而且在大电流时扩大器件的安全工作区，降低器件的导通电阻。但因专利中的器件结构如果基于多次外延、多次注入工艺工艺得到，P柱区和N柱区不能做很窄(比导通不能很小)；由于此专利中需要独立刻槽来形成高介电常数介质填充槽，这势必会增加工艺的复杂度。另一方面，美国专利 US7，230，31082， (method ofmanufacturing semiconductor device having composite buffer layer，具有复合缓冲层的半导体器件的制造方法2007)中采用刻槽并键合的方式形成超结结构，但工艺难度较大。文献(Yoshiyuki Hattori,Takashi Suzuki,Masato Kodama,Eiko Hayashii,and Tsutomu Uesugi, Shallow angle implantation for extended trench gate power MO SFETs with super junction structure，在具有延伸槽栅的超结功率MOSFET中的小倾角注入;iISPSD，2001)提出了一种利用小倾角注入形成的槽栅超结VDMOS结构，在一定程度上降低了制造超结的工艺难度和成本。而且由于这种工艺的特点，P柱区或N柱区可以做得很窄，在要求低功耗功率电子领域具有很好的应用前景。但是这种工艺中注入离子穿透槽侧壁的氧化层，故需要精确控制氧化层的厚度，工艺难度大，对工艺比较敏感，耐压也做不高。中国专利CN 101267000A,(王彩琳，孙军，氧化物填充的延伸沟槽栅超结MOSFET 及其制造方法)和学位论文(孙军，SJ MOSFET特性分析与设计2008)中提出了具有延伸沟槽的超结UM0S，器件结构如图2所示。该文献中利用小倾角离子注入的方式形成超结结构中的N柱区。但是此结构延伸沟槽中填充的是二氧化硅，虽然在很大程度上提高了器件的动态性能，但是器件的导通损耗并没有很大的改善，而且此结构的耐压对漂移区的电荷非平衡效应还是很敏感。中国专利CN 101267000A,(王彩琳，孙军，氧化物填充的延伸沟槽栅超结MOSFET 及其制造方法)和学位论文(孙军，SJ MOSFET特性分析与设计2008)公开图2所示半导体器件按照以下关键步骤制造(1)在衬底1上外延生长形成第一半导体漂移区2、外延或/和离子注入形成体区5、离子注入形成体接触区7以及源区9 ； (2)刻蚀第一半导体漂移区直至衬底，形成第一沟槽；C3)利用小倾角离子注入将第一沟槽的两内侧壁形成窄且杂质浓度较高的第二导电类型半导体区域3，从而在槽两侧形成超结。经以上工艺后形成如图3所示的剖面。(4)在第一沟槽内填充并平坦化二氧化硅；( 刻蚀二氧化硅形成第二沟槽，在第二沟槽内制作槽栅。然而，在形成有源区(含体区5、体接触区7以及源区9) 后再进行小倾角离子注入、氧化物填充延伸沟槽以及槽栅形成的工艺步骤具有以下主要缺点(1)工艺上难以准确控制第一沟槽内二氧化硅的高度。一方面，槽栅在纵向必须跨越体区(即第一沟槽内氧化物的上表面不能高于体区的下表面)；另一方面，槽棚与漂移区交迭越长，栅-漏电容越大，且器件耐压随第一沟槽内二氧化硅高度的减小而降低，故工艺上需准确控制第一沟槽内二氧化硅的高度以确保器件电学性能；( 器件耐压越高，第一沟槽越深，注入难度越大，工艺容差越小；C3)为了确保小倾角注入的离子覆盖槽两侧壁有源层以下所有的区域，且不覆盖槽两侧壁的有源层，用于离子注入的掩模(图3中13为掩模) 比较难做，增加了工艺复杂度。(4)第一沟槽填充及平坦化、槽栅制作以及平坦化将影响已形成的体区、体接触区以及源区。
发明内容
为解决上述技术问题，本发明提出了一种具有深槽结构的半导体器件的制造方法，相对于现有技术，第一、本发明可以形成窄且高浓度的P柱区或N柱区，有利于降低导通电阻；第二、易于控制沟槽内绝缘介质的高度，平坦化比较容易，从而提高器件耐压，并降低栅-源和栅-漏电容；第三，不需要小角度注入形成超结的工艺所需要的复杂的掩模； 第四、避免沟槽填充及平坦化、槽栅制作以及平坦化对体区、体接触区以及源区产生负面影响；第五、采用本发明所说的工艺方法形成超结结构，方法简单，成本低。本发明是通过采用下述技术方案实现的一种槽型纵向半导体器件的制造方法，其特征在于包括如下步骤a、在半导体衬底上外延生长第一半导体漂移区；b、在第一半导体漂移区上，局部刻蚀第一半导体漂移区直至半导体衬底，形成第一沟槽；(如图如所示)；C、在半导体衬底背面和第一半导体漂移区顶部生长扩散掩蔽层，之后进行杂质高温扩散和退火，以在第一沟槽侧壁形成第二半导体漂移区，然后去除扩散掩蔽层；所述第一半导体漂移区和第二半导体漂移区构成器件的漂移区；所述第二半导体漂移区的浓度高于第一半导体漂移区，宽度小于第一半导体漂移区；第一半导体漂移区、第二半导体漂移区在第一沟槽两外侧对称分布；(如图4b-图如所示)d、在第一沟槽中填充绝缘介质，使绝缘介质上表面高于漂移区；e、对绝缘介质进行平坦化，使绝缘介质表面与两侧的半导体漂移区表面齐平，或低于半导体漂移区表面；(如图4d所示)f、在所述半导体漂移区上外延生长形成半导体体区，半导体体区的横向过生长使体区的边缘覆盖所述第一沟槽的两侧(如图如所示)。g、在所述第一沟槽上方的体区，沿半导体体区的顶部向第一沟槽方向刻蚀第一沟槽正上方的半导体体区，直到完全露出第一沟槽中的绝缘介质，形成第二沟槽以定义槽栅的位置。第二沟槽的横向宽度应该大于或等于第一沟槽中绝缘介质的横向宽度(如图4f 所示)。h、在第二沟槽内及第一沟槽中的绝缘介质上面形成槽栅，槽栅的横向尺寸应该大于或等于绝缘介质的横向宽度(如图4f、图4g所示)。i、之后在体区表面进行离子注入以形成源区和体接触区；最后进行电极制备和钝化工艺，形成完整的器件结构。在形成第一半导体漂移区步骤之前，在所述半导体衬底上形成与第二半导体漂移区导电类型相同的半导体耐压层，其余步骤同a-i。步骤b中，刻蚀包括干法刻蚀和湿法刻蚀，干法刻蚀形成的第一沟槽呈U型，湿法刻蚀形成的第一沟槽呈梯形或V型。步骤c中，第一半导体漂移区和第二半导体漂移区的导电类型相同或不同；如果不同，则构成超结漂移区。步骤c中，第二半导体漂移区的杂质扩散源是固态或液态源，在高温下杂质分子或原子脱离固态获液态源扩散扩散到第一沟槽侧壁；步骤c中，第二半导体漂移区的杂质应是扩散系数小的杂质，便于控制第二半导体漂移区区域的横向宽度、杂质浓度及浓度分布。在所述步骤c中，扩散掩蔽层的作用是避免杂质扩散进入半导体衬底底部和第一半导体漂移区顶部。扩散掩蔽层需要耐高温，且杂质在掩蔽层的扩散系数小于在半导体衬底和漂移区的扩散系数，其厚度能有效阻止扩散进入半导体衬底底部和第一半导体漂移区顶部。所述步骤c中，或者在第一沟槽壁淀积磷硅玻璃(PSG)、硼硅玻璃(BSG)或重掺杂多晶硅作为第二导电类型杂质的扩散源，再进行高温扩散，之后去除PSG、BSG或重掺杂多晶娃。所述d步骤之前，在第一半导体漂移区的顶部设置有掩蔽层，作为e步骤平坦化的终止层(如图4f所示)。第一沟槽内的绝缘介质是二氧化硅，或者是介电常数远大于半导体漂移区的绝缘介质，或者是介电系数低于二氧化硅的绝缘介质，所述绝缘介质的临界击穿电场大于30V/ μ m0在所述d步骤中，第一沟槽内绝缘介质的填充可以采用热生长或淀积的方式，淀积生长的介质不及热生长的介质致密，需要进行高温增密；第一沟槽内绝缘介质较厚，需要采用多次淀积的方式填充。所述e步骤中，首先采用化学机械平坦化直到第一半导体漂移区的顶部的掩蔽层，化学机械平坦化即终止；之后采用干法刻蚀拓展槽内介质，使绝缘介质表面与两侧的半导体漂移区表面齐平，或略低于半导体漂移区表面；步骤f中，形成半导体体区后，可采用离子注入方法调节体区的浓度。所述步骤h中，槽栅的形成方式为利用热氧化方法，在有源区的侧壁形成栅极氧化层，然后利用化学气相沉积法在绝缘介质上填充多晶硅，由此形成槽栅。与现有技术相比，本发明所达到的有益效果如下1、相对于现有技术，本发明具有以下优点第一，可以形成窄且高浓度P柱区或N 柱区，有利于降低导通电阻；第二，可以确保槽栅底部与体区下界面平齐或略低于体区下界面，从而提高器件耐压，并降低栅-源和栅-漏电容；第三、不需要复杂的掩模，避免了小角度注入对沟道区的影响；第四、避免了延伸槽填充及平坦化和槽栅制作及平坦化对体区、体接触区以及源区产生的不利影响；第五、采用本发明所说的工艺方法形成超结结构，方法简单，成本低。2、在外延形成第一半导体漂移区之前，在所述半导体衬底上形成与第二半导体漂移区导电类型相同的半导体耐压层，从而降低了刻槽深度以及其他工艺的难度，并耐压程度较高(耐压高于400V)。3、本方法制备的器件应用在MOS控制器件上，第一沟槽槽内的介质是微电子工艺中最常用、工艺最成熟的二氧化硅，与常规的超结VDMOS相比，可以增加器件的开关频率， 改善动态特性；或者是介电常数远大于半导体漂移区的介质，这样增加漂移区浓度，降低导通电阻，并大大降低器件电学性能对超结结构电荷非平衡效应的敏感性；或者是介电系数低于二氧化硅的介质，可以增加器件的开关频率，改善动态特性。4、本方法制备的器件应用在MOS控制纵向器件上，能有效缓解耐压、导通电阻以及开关损耗之间的矛盾关系。
图1是常规超结器件的制造示意图；其中图1(a)是多次外延第一导电类型的半导体、多次局部离子注入第二导电类型的杂质，图1(b)是经过退火工艺形成连在一起的超结 VDMOS0图2是具有深槽结构的超结VDMOS结构示意图。图3先形成有源区、再进行小角度离子注入形成超结后剖面示意图。图如是刻蚀第一半导体漂移区形成第一沟槽的示意图。图4b是在半导体衬底背面和第一半导体漂移区顶部形成扩散掩模层。图如扩散及退火后形成第二半导体漂移区剖面示意图。图4d是在第一沟槽中填充绝缘介质并平坦化之后的剖面示意图。图如是在在漂移区上外延横向过生长形成体区的剖面示意图。图4f是刻蚀体区直到露出绝缘介质以定义槽栅位置的剖面示意图。图4g是槽栅形成后示意图。图4h注入源区、体接触区及电极形成之后的具有延伸槽的VDMOS示意图。图fe是基于本发明制造的IGBT结构示意图。图采用本发明制造IGBT的两步关键工艺。图6a是基于本发明制造的P沟道超结VDMOS结构示意图。图6b和图6c是基于本发明制造P沟道超结VDMOS的两步关键示意图。图7a是基于本发明制造的半超结VDMOS结构示意图。图7b和图7c是基于本发明制造半超结VDMOS的两步关键示意图。图fe是基于本发明制造的N沟道N-N型VDMOS结构示意图。图8b和图8c是基于本发明制造N沟道N-N型VDMOS的两步关键示意图。图98a是基于本发明制造的一种VDMOS结构示意图。图9b和图9c是基于本发明制造一种VDMOS的两步关键示意图。图1Oa是基于本发明制造的P沟道P-P型VDMOS结构示意图。图1Ob和图1Oc是基于本发明制造P沟道P-P型VDMOS的两步关键示意图。图中标记1是半导体衬底，2是第一半导体漂移区，3是第二半导体漂移区，2 ‘是多次外延、 多次离子注入及退火形成的第一半导体漂移区，3'是多次外延、多次离子注入及退火形成的第二半导体漂移区，4是绝缘介质，4'是二氧化硅介质；5是半导体体区，6是槽栅介质，7 是体接触区，8是金属电极材料，9是源区，10是厚SiO2层，11是多晶硅，12是第二导电类型的半导体耐压层，13是注入掩蔽层，14是扩散掩蔽层。
具体实施例方式实施例1
作为本发明的一较佳实施方式，本发明公开了一种新型超结半导体器件结构(如图4h所示)的制造方法，其包括如下步骤a、在半导体衬底1 (在该实施例中是η+型半导体衬底)上外延形成第一半导体漂移区2 ；b、在第一半导体漂移区2上，局部刻蚀第一半导体漂移区2直至半导体衬底，形成第一沟槽，如图如所示。C、在所述半导体衬底背面和第一半导体漂移区2顶部生长扩散掩蔽层14，如图4b 所示；之后进行杂质扩散和退火，以在槽壁形成第二半导体漂移区3 ；去除扩散掩蔽层14， 如图如所示；所述第一半导体漂移区和第二半导体漂移区构成器件的漂移区；所述第二半导体漂移区的浓度高于第一半导体漂移区，宽度小于第一半导体漂移区；第一半导体漂移区和第二半导体漂移区在第一沟槽两外侧对称分布。d、在第一沟槽中填充绝缘介质4。填充绝缘介质之前，所述半导体漂移区的顶部淀积掩蔽层，作为e步骤平坦化的终止层；e、绝缘介质平坦化。首先采用化学机械平坦化，直到第一半导体漂移区的顶部的掩蔽层；之后采用干法刻蚀拓展槽内介质，使绝缘介质表面与两侧的半导体漂移区表面齐平，或略低于半导体漂移区表面，如图4d所示。至于绝缘介质的具体材料，本发明没有限制。所述绝缘介质的临界击穿电场优选地大于30V/ym。f、在所述半导体漂移区上外延生长形成体区，半导体的横向过生长使体区的边缘覆盖所述第一沟槽的内侧。如图如所示。可选地，采用离子注入方式调节体区的浓度，g、在所述第一沟槽上方的体区，沿体区的顶部向所述第一沟槽中填充绝缘介质刻蚀，直到完全露出绝缘介质，形成第二沟槽以定义槽栅的位置(如图4f所示)。第二沟槽的横向宽度应该大于或等于第一沟槽的横向宽度。h、利用热氧化方法，在有源区的侧壁形成栅极氧化层6，然后利用CVD(化学气相沉积)等技术在绝缘介质上填充多晶硅11并平坦化多晶硅，由此形成栅极结构(槽栅结构)。槽栅结构的横向尺寸应该大于或绝缘介质的横向宽度(如图4g所示)。i、在体区表面进行离子注入形成源区和体接触区；体区、体接触区和源区共同形成有源区；最后进行半导体衬底1减薄、电极8制备以及在有源层上形成厚SiA层10的工艺，形成完整的器件结构，器件结构如图4h所示。在本实施例中，第一半导体漂移区和第二半导体漂移区的导电类型是不同的，构成超结结构。所述a步骤中，在本实施例中半导体衬底1为与第二半导体漂移区相同的导电类型。所述b步骤中，使用干法刻蚀或湿法刻蚀。使用干法刻蚀可准确控制沟槽的深宽比，形成的沟槽基本成U型；使用湿法刻蚀所形成的沟槽是梯形或V型；优先地，选择干法刻蚀以控制沟槽的形状和深宽比。所述步骤c中，第二半导体漂移区的杂质扩散源是固态或液态源，在高温下杂质分子或原子脱离固态获液态源扩散扩散到第一沟槽侧壁；步骤c中，第二半导体漂移区的杂质应是扩散系数小的杂质，便于控制第二半导体漂移区的横向宽度、杂质浓度及浓度分布。步骤c中，扩散掩蔽层的作用是避免杂质扩散进入半导体衬底底部和第一半导体漂移区顶部。扩散掩蔽层需要耐高温，且杂质在掩蔽层的扩散系数小于在半导体衬底和漂移区的扩散系数，其厚度能有效阻止扩散进入半导体衬底底部和第一半导体漂移区顶部。步骤c中，或者在第一沟槽壁淀积PSG、BSG或重掺杂多晶硅作为第二半导体漂移区杂质的扩散源，再进行高温扩散，之后去除PSG、BSG或重掺杂多晶硅。在所述d步骤中，第一沟槽内绝缘介质的填充可以采用热生长或淀积的方式，淀积生长的介质不及热生长的介质致密，可进行高温增密。第一沟槽内绝缘介质较厚，则采用多次淀积的方式填充。第一沟槽内的绝缘介质是微电子工艺中最常用、工艺最成熟的二氧化硅；或者是介电常数远大于半导体漂移区的介质，这样增加漂移区浓度，降低导通电阻， 并大大降低器件电学性能对超结结构电荷非平衡效应的敏感性；或者是介电系数低于二氧化硅的介质，可以增加器件的开关频率，改善动态特性。所述绝缘数介质的临界击穿电场大于 30V/ym。实施例2实施例1中所述本发明的半导体器件的制造工艺，优选地应用在MOS控制纵向器件，从而缓解耐压、导通电阻以及开关损耗之间的矛盾关系。应用在如图fe所示IGBT器件时。与实施例1不同的是其初始的半导体材料衬底1为P+半导体衬底101，其导电类型与第一半导体漂移区相同。其关键步骤如图恥和图5c所示。其余步骤与实施例1完全相同。实施例3实施例1中所述本发明的半导体器件的制造工艺，即可用于N沟道MOS控制纵向器件，也可以应用在P沟道MOS控制纵向器件。P沟道VDMOS如图6a所示。应用在制造P 沟道MOS控制纵向器件时，其半导体衬底1、第一半导体漂移区2、扩散形成的第二半导体漂移区3、有源区5、体接触区7、源区9与N沟道MOS控制纵向器件相应区域的掺杂类型相反，其关键步骤如图6b和图6c所示。在实施例1中，制造N沟道VDM0S，在P型第一半导体漂移区2的沟槽侧壁扩散N型杂质形成第二半导体漂移区3 ；在本实施例中，制造P沟道 VDM0S，在N型第一半导体漂移区2的沟槽侧壁扩散P型杂质形成的第二半导体漂移区3实施例4实施例1中所述本发明的半导体器件的制造工艺，如果器件所需耐压较高，可以做成半超结结构，如图7a所示，即超结结构以及拓展沟槽的底部与N+衬底1 (N沟道槽栅 VDMOS的情形)之间有一层N—半导体耐压层12，以降低刻槽深度等工艺难度，并借助N—层承受部分耐压，这更适合于耐压较高(耐压高于400V)。与实施例1工艺上相比较，只要在形成第一半导体漂移区之前外延一层低浓度的N—半导体耐压层即可，其他后续的关键步骤与实施例1相同，其关键步骤如图7b和图7c所示。实施例5实施例1中所述本发明的半导体器件的制造工艺，即可用于漂移区为超结的MOS 控制纵向器件，也可以应用漂移区为相同导电类型的半导体的MOS控制纵向器件上。以N 沟道N-N型MOS控制纵向器件为例，器件结构如图8a所示。应用在制造N沟道N-N型MOS 控制纵向器件时，第一半导体漂移区2和扩散形成的高浓度第二半导体漂移区3的导电类型相同。在实施例1中，制造N沟道超结VDM0S，在P型第一半导体漂移区2上刻蚀形成第一沟槽，通过沟槽两侧壁扩散N型杂质形成第二半导体漂移区3 ；在本实施例中，制造N沟道N-N型VDM0S，在N-第一半导体漂移区上刻蚀形成第一沟槽，通过沟槽两侧壁扩散N型杂质形成浓度高于半导体层2的第二半导体漂移区3，其关键步骤如图8b和图8c所示。实施例6实施例1中所述本发明的半导体器件的制造工艺，如果器件所需耐压较高，可以做如图9a所示的结构，即漂移区以及拓展沟槽的底部与N+衬底1 (N沟道槽栅VDMOS的情形)之间有一层N—半导体耐压层12，以降低刻槽深度等工艺难度，并借助N—层承受部分耐压，这更适合于耐压较高(耐压高于400V)。与实施例5工艺上相比较，只要在形成第一半导体漂移区之前外延一层低浓度的N—半导体耐压层即可，其他后续的关键步骤与实施例5 相同，其关键步骤如图9b和图9c所示。实施例7实施例3中所述本发明的半导体器件的制造工艺，也可以应用在P沟道P-P型MOS 控制纵向器件。P沟道P-P型VDMOS如图IOa所示。应用在制造P沟道P-P型MOS控制纵向器件时，其半导体衬底1、第一半导体漂移区2、扩散形成的第二半导体漂移区3、有源区 5、体接触区7、源区9与实施例5中N沟道N-N型MOS控制纵向器件相应区域的掺杂类型相反，其关键步骤如图IOb和图IOc所示。在实施例3中，制造P沟道超结VDM0S，在N型半导体漂移区上扩散P型杂质形成第二半导体漂移区3 ；在本实施例中，制造P沟道P-P型 VDM0S，在P-型半导体漂移区上扩散高浓度P型杂质形成浓度高于半导体层2的第二半导体漂移区3。根据本发明方法的制作半导体器件制造工艺简单、成本低等优点。所述本发明的半导体器件的制造工艺，优选地应用在MOS控制器件纵向器件，如 VDMOS和IGBT，从而缓解耐压、导通电阻以及开关损耗之间的矛盾关系。本发明的半导体器件的制造工艺，可以应用在N沟道或和P沟道器件。
权利要求
1. 一种槽型纵向半导体器件的制造方法，其特征在于包括如下步骤a、在半导体衬底上外延生长第一半导体漂移区；b、在第一半导体漂移区上，局部刻蚀第一半导体漂移区直至半导体衬底，形成第一沟槽；C、在半导体衬底背面和第一半导体漂移区顶部生长扩散掩蔽层，之后进行杂质高温扩散和退火，以在第一沟槽侧壁形成第二半导体漂移区，然后去除扩散掩蔽层；所述第一半导体漂移区和第二半导体漂移区构成器件的漂移区；所述第二半导体漂移区的浓度高于第一半导体漂移区，宽度小于第一半导体漂移区；第一半导体漂移区、第二半导体漂移区在第一沟槽两外侧对称分布；d、在第一沟槽中填充绝缘介质，使绝缘介质上表面高于漂移区；e、对绝缘介质进行平坦化，使绝缘介质表面与两侧的半导体漂移区表面齐平，或低于半导体漂移区表面；f、在所述半导体漂移区上外延生长形成半导体体区，半导体体区的横向过生长使体区的边缘覆盖所述第一沟槽的两侧；g、在所述第一沟槽上方的体区，沿半导体体区的顶部向第一沟槽方向刻蚀第一沟槽正上方的半导体体区，直到完全露出第一沟槽中的绝缘介质，形成第二沟槽以定义槽栅的位置。第二沟槽的横向宽度应该大于或等于第一沟槽中绝缘介质的横向宽度；h、在第二沟槽内及第一沟槽中的绝缘介质上面形成槽栅，槽栅的横向尺寸应该大于或等于绝缘介质的横向宽度；i、之后在体区表面进行离子注入以形成源区和体接触区；最后进行电极制备和钝化工艺，形成完整的器件结构。
2.根据权利要求1所述的一种槽型纵向半导体器件的制造方法，其特征在于所述的第一半导体漂移区和第二半导体漂移区的导电类型相同或不同；如果不同，则构成超结漂移区。
3.根据权利要求1或2所述的一种槽型纵向半导体器件的制造方法，其特征在于在形成第一半导体漂移区步骤之前，在所述半导体衬底上形成与第二半导体漂移区导电类型相同的半导体耐压层。
4.根据权利要求1所述的一种槽型纵向半导体器件的制造方法，其特征在于步骤f 中形成半导体体区后，采用离子注入方法调节体区的浓度以控制阈值电压。
5.根据权利要求1所述的一种槽型纵向半导体器件的制造方法，其特征在于步骤b 中，刻蚀包括干法刻蚀和湿法刻蚀，干法刻蚀形成的第一沟槽呈U型，湿法刻蚀形成的第一沟槽呈梯形或V型。
6.根据权利要求1所述的一种槽型纵向半导体器件的制造方法，其特征在于所述d 步骤之前，在第一半导体漂移区的顶部设置掩蔽层，作为e步骤平坦化的终止层。
7.根据权利要求6所述的一种槽型纵向半导体器件的制造方法，其特征在于所述e 步骤中，首先采用化学机械平坦化直到第一半导体漂移区的顶部的掩蔽层；之后采用干法刻蚀第一沟槽内介质，使绝缘介质表面与两侧的半导体漂移区表面齐平，或略低于半导体漂移区表面。
8.根据权利要求1所述的一种槽型纵向半导体器件的制造方法，其特征在于第一沟槽内的绝缘介质是二氧化硅，或者是介电常数远大于半导体漂移区的绝缘介质，或者是介电系数低于二氧化硅的绝缘介质，所述绝缘介质的临界击穿电场大于30V/ym。
9.根据权利要求1所述的一种槽型纵向半导体器件的制造方法，其特征在于第一半导体漂移区的导电类型为P型或N型，第二半导体漂移区的导电类型为N型或P型。
10.根据权利要求1所述的一种槽型纵向半导体器件的制造方法，其特征在于，步骤C 中，第二半导体漂移区的杂质扩散源是固态或液态源，在高温下杂质分子或原子脱离固态获液态源扩散到第一沟槽侧壁；或者淀积磷硅玻璃、硼硅玻璃或重掺杂多晶硅在第一沟槽壁作为第二导电类型杂质扩散，再进行高温扩散，之后去除磷硅玻璃、硼硅玻璃或重掺杂多晶硅；步骤c中，第二半导体漂移区的杂质应是扩散系数小的杂质，以便于控制第二导电类型半导体区域的横向宽度和杂质浓度及浓度分布。
全文摘要
一种槽型纵向半导体器件的制造方法，属于半导体器件制造技术领域。本发明通过刻蚀深槽、高温扩散、填充绝缘介质以及平坦化，之后形成有源层和电极等关键工艺步骤，实现了一种一种槽型纵向半导体器件的工艺制造。相对于已有的工艺，本发明的工艺方法有以下优点第一，可以形成窄且高浓度P柱区或N柱区(即第二半导体漂移区)，有利于降低导通电阻和缩小器件横向尺寸；第二，可以确保槽栅底部与体区下界面平齐或略低于体区下界面，从而提高器件耐压，并降低栅-源和栅-漏电容；第三、不需要复杂的掩模，避免了小角度注入对沟道区的影响；第四、避免了延伸槽填充及平坦化和槽栅制作及平坦化对已形成的体区、体接触区以及源区产生的不利影响。
文档编号H01L21/336GK102184856SQ201110075550
公开日2011年9月14日 申请日期2011年3月28日 优先权日2011年3月28日
发明者姚国亮, 张波, 李肇基, 王元刚, 罗小蓉, 葛瑞, 陈曦, 雷天飞 申请人:电子科技大学