埋型纵向齐纳二极管的制造方法
【专利摘要】本发明公开了一种埋型纵向齐纳二极管的制造方法，器件的N型深下沉层的离子注入的注入电流设置为1mA～3mA，相对于现有方法中N型深下沉层的离子注入的注入电流的7mA，本发明能提高N型深下沉层的离子注入的片内均匀性，从而能提高器件BV片内均匀性，也能降低作业片数不同时BV差异。
【专利说明】埋型纵向齐纳二极管的制造方法
【技术领域】
[0001]本发明涉及一种半导体集成电路制造工艺方法，特别是涉及一种埋型纵向齐纳二极管(Zener diode)的制造方法。
【背景技术】
[0002]齐纳二极管在其PN结反向击穿时能提供一个稳定的电压，故能做稳压二极管。齐纳二极管的反向击穿机制为隧道击穿，反向时由齐纳二极管的P型区的价带的电子直接隧穿到N型区的导带上，从而形成反向电流。要形成电子在P型区和N型区之间的隧穿，P型区和N型区所形成的耗尽区宽度必须要小，故在齐纳二极管中需要一个高掺杂的N型区。
[0003]埋型纵向齐纳二极管的P型区和N型区叠加成纵向结构，如图1所示，是现有埋型纵向齐纳二极管的结构示意图；在P型硅基板上形成有N型埋层(NBL) 101和P型埋层(PBL) 102，在形成有N型埋层(NBL) 101和P型埋层(PBL) 102的P型硅基板表面形成有P型外延层，在外延层中形成有隔离结构110，隔离结构110为场氧或浅沟槽隔离，隔离结构110隔离出有源区；在外延层中形成有N型深阱(DNW) 103，P型高压阱(HVPW) 104，N型深阱103位于N型埋层101上方，P型高压阱104位于P型埋层102上方。在中心有源区底部的N型深阱103中形成有N型深下沉层(DNsink) 105，在N型深下沉层105上方形成有P型低压阱(LVPW) 106a，N型深下沉层105和P型低压阱一 106a纵向接触形成埋型纵向齐纳二极管的PN结，中心有源区周侧的环形有源区中形成有N型低压阱(LVNW) 107，在俯视面上环形有源区环绕于中心有源区的周侧，N型低压阱(LVNW) 107也环绕于P型低压阱一106a的周侧并二者间形成横向接触。在P型高压阱104中形成有P型低压阱二 106b。在俯视面上，P型埋层102、P型高压阱104和P型低压阱二 106b都为环绕式结构围绕于N型埋层103的周侧并形成一环形隔离结构将埋型纵向齐纳二极管隔离起来。
[0004]由于埋型纵向齐纳二极管的反向击穿电压(BV)主要是由N型深下沉层105和P型低压阱一 106a形成的纵向PN结决定的。为了形成隧道击穿的条件，其中N型深下沉层105必须为重掺杂结构，一般需要采用高能量大剂量的注入形成。现有工艺中形成N型深下沉层105的高能量大剂量注入都是在大电流类型的注入机台如注入电流能达到7mA的GSD注入机作业，考虑到产能问题，现有工艺中的注入电流(beam)都为7mA。
[0005]在N型深下沉层105的注入电流为7mA的条件下，以及N型深下沉层105的dataration保持为小于1%时，较大的注入电流会造成注入的面内均匀性较差从而会出现埋型纵向齐纳二极管的BV面内均匀性不好以及作业片数不同时BV不同的现象。其中dataration的值定义为:data ration该层次曝光面积/整体面积,对于N型深下沉层105, dataration为娃基板上上N型深下沉层105的面积除以娃基板的面积，data ration由电路设计需要决定；data ration越小,均勻性越差。
[0006]如图2A所示，是现有方法形成的埋型纵向齐纳二极管的反向击穿电压曲线；其中横坐标为硅片编号，不同编号处代表不同硅片也即硅基板，纵坐标为反向击穿电压，由于同一硅片上能够形成多个埋型纵向齐纳二极管，所以在同一个硅片上能够得到多个不同位置处的埋型纵向齐纳二极管的反向击穿电压，可以看出每一硅片所对应的反向击穿电压都呈一线条结构，所以现有工艺方法形成的埋型纵向齐纳二极管的BV面内均匀性不好。
[0007]其中虚线框111内的8片硅片在进行N型深下沉层105的注入时是同时作业；其中虚线框112内的13片硅片在进行N型深下沉层105的注入时是同时作业；其中虚线框113内的4片硅片的N型深下沉层105的注入是分开进行的即每次只有一片硅片作业。可以看出，虚线框112中的硅片所对应的反向击穿电压值的绝对值、虚线框111中的硅片所对应的反向击穿电压值的绝对值和虚线框113中的硅片所对应的反向击穿电压值的绝对值依次减少，所以现有方法会形成作业片数不同时BV不同的现象，即片数少的BV要比片数多的BV小。
[0008]图2B是现有方法形成的埋型纵向齐纳二极管的反向击穿电压标准差曲线；横坐标为娃片编号，纵坐标为标准差(std Dev),标准差单位为％。可以看出标准差都很小,都小于1%。
【发明内容】
[0009]本发明所要解决的技术问题是提供一种埋型纵向齐纳二极管的制造方法，能提高同一基板上的形成的器件BV均匀性即器件BV的片内均匀性，还能提降低作业片数不同时器件的BV差异。
[0010]为解决上述技术问题，本发明提供的埋型纵向齐纳二极管的制造方法包括如下步骤:
[0011]步骤一、在P型基板上的埋型纵向齐纳二极管形成区域形成N型埋层。
[0012]步骤二、在形成有所述N型埋层的所述基板表面进行外延生长并形成外延层。
[0013]步骤三、在所述外延层上形成隔离结构，该隔离结构为场氧或浅沟槽隔离，所述隔离结构在所述埋型纵向齐纳二极管形成区域定义处中心有源区和环绕于所述中心有源区周侧的环形有源区。
[0014]步骤四、在所述埋型纵向齐纳二极管形成区域的外延层的整个深度范围内形成N型深讲。
[0015]步骤五、采用离子注入工艺在所述中心有源区正下方的所述N型深阱中形成N型深下沉层，所述N型深下沉层的离子注入工艺条件为:注入离子为磷或砷，注入能量为80keV?160keV，注入剂量为IO14CnT2以上，注入电流为ImA?3mA。
[0016]步骤六、在所述中心有源区的所述N型深下沉层上方的外延层中形成P型低压阱一，所述P型低压阱一和所述N型深下沉层纵向相接触并形成埋型纵向齐纳二极管的PN结；在所述环形有源区的外延层中形成N型低压阱，所述N型低压阱和所述P型低压阱一横向接触。
[0017]步骤七、在所述P型低压阱一的表面形成P+区并引出阳极；在所述N型低压阱的表面形成N+区并引出阴极。
[0018]进一步的改进是，还包括在所述埋型纵向齐纳二极管的周侧形成环形隔离结构的步骤，形成所述环形隔离结构的方法为:
[0019]在步骤一中还包括在P型基板上形成P型埋层，所述P型埋层环绕于所述N型埋层的周侧。[0020]在步骤四形成所述N型深阱之后，还包括在所述N型深阱周侧的外延层中形成P型高压阱，所述P型高压阱深度和所述外延层的厚度相同并将所述N型深阱环绕包围。
[0021]在步骤六中形成所述P型低压阱一的同时在所述P型高压阱中形成P型低压阱二，所述P型低压阱一和所述P型低压阱二的工艺条件相同。
[0022]在步骤七中形成位于所述P型低压阱一的表面的P+区的同时在所述P型低压阱二的表面也形成P+区并引出衬底电极。
[0023]进一步的改进是，步骤一中所述N型埋层采用离子注入加高温推阱工艺形成。
[0024]进一步的改进是，步骤二中所述外延层为P型外延层，所述外延层的厚度为5.5微米、电阻率为28.5欧姆.厘米。
[0025]进一步的改进是，步骤七中所述P+区和PMOS器件中的P型重掺杂源漏注入区的工艺条件相同，所述N+区和NMOS器件中的N型重掺杂源漏注入区的工艺条件相同。
[0026]本发明方法中通过将N型深下沉层的离子注入的注入电流设置为ImA?3mA，相对于现有方法的7mA，本发明能提高N型深下沉层的离子注入的片内均匀性即能提高同一基板上不同位置处形成的器件的N型深下沉层的离子注入均匀性，从而能提高器件BV片内均匀性，也能降低作业片数不同时BV差异。
【专利附图】
【附图说明】
[0027]下面结合附图和【具体实施方式】对本发明作进一步详细的说明:
[0028]图1是现有埋型纵向齐纳二极管的结构示意图；
[0029]图2A是现有方法形成的埋型纵向齐纳二极管的反向击穿电压曲线；
[0030]图2B是现有方法形成的埋型纵向齐纳二极管的反向击穿电压标准差曲线；
[0031]图3是本发明实施例方法的流程图；
[0032]图4是本发明实施例方法和现有方法形成的埋型纵向齐纳二极管的RS比较曲线.[0033]图5是本发明实施例方法和现有方法形成的埋型纵向齐纳二极管的Std比较曲线。
【具体实施方式】
[0034]如图3所示，是本发明实施例方法的流程图，本发明实施例方法所形成的埋型纵向齐纳二极管的结构也能参考图1所示，本发明实施例埋型纵向齐纳二极管的制造方法包括如下步骤:
[0035]步骤一、在P型基板上的埋型纵向齐纳二极管形成区域形成N型埋层101。形成P型埋层102，所述P型埋层102环绕于所述N型埋层101的周侧。所述P型埋层102用于形成环形隔离结构，该环形隔离结构用于将整个所述埋型纵向齐纳二极管包围起来实现隔离。
[0036]所述N型埋层101和所述P型埋层102都分别采用离子注入加高温推阱工艺形成。
[0037]步骤二、在形成有所述N型埋层101和所述P型埋层102的所述基板表面进行外延生长并形成P型外延层。所述外延层的厚度为5.5微米、电阻率为28.5欧姆.厘米。
[0038]步骤三、在所述外延层上形成隔离结构110，该隔离结构110为场氧或浅沟槽隔离，所述隔离结构110在所述埋型纵向齐纳二极管形成区域定义处中心有源区和环绕于所述中心有源区周侧的环形有源区。在俯视面上，所述环形有源区环绕包围在所述中心有源区的周侧。
[0039]步骤四、在所述埋型纵向齐纳二极管形成区域的外延层的整个深度范围内形成N型深阱103。
[0040]之后，在所述N型深阱103周侧的外延层中形成P型高压阱104，所述P型高压阱104深度和所述外延层的厚度相同并将所述N型深阱103环绕包围。
[0041]步骤五、采用离子注入工艺在所述中心有源区正下方的所述N型深阱103中形成N型深下沉层105，所述N型深下沉层105的离子注入工艺条件为:注入设备采用大电流离子注入机台，注入离子为磷或砷，注入能量为SOkeV?160keV，注入剂量为IO14CnT2以上，注入电流为ImA?3mA。
[0042]步骤六、在所述中心有源区的所述N型深下沉层105上方的外延层中形成P型低压阱一 106a，同时在所述P型高压阱104中形成P型低压阱二 106b，所述P型低压阱一 106a和所述P型低压阱二 106b的工艺条件相同。
[0043]所述P型低压阱一 106a和所述N型深下沉层105纵向相接触并形成埋型纵向齐纳二极管的PN结，所述埋型纵向齐纳二极管的反向击穿电压由所述P型低压阱一 106a和所述N型深下沉层105形成的PN结决定。
[0044]在所述环形有源区的外延层中形成N型低压阱107，所述N型低压阱107和所述P型低压阱一 106a横向接触。
[0045]步骤七、在所述P型低压讲一 106a的表面形成P+区108并引出阳极(Anode),同时在所述P型低压阱二 106b的表面也形成P+区108并引出衬底电极(Sub);在所述N型低压阱107的表面形成N+区109并引出阴极(Cathode)。所述P+区108和PMOS器件中的P型重掺杂源漏注入区的工艺条件相同，所述N+区109和NMOS器件中的N型重掺杂源漏注入区的工艺条件相同。
[0046]如图4所示，是本发明实施例方法和现有方法形成的埋型纵向齐纳二极管的RS比较曲线；横坐标上的硅片1、硅片2和硅片3，所述硅片1、所述硅片2和所述硅片3都为模拟测试用的裸硅片(bare wafer)，所述硅片I上形成有采用本发明实施例的N型深下沉层的离子注入工艺条件且是进行全面注入的离子注入区一；所述硅片2上形成有采用本发明实施例的N型深下沉层的离子注入工艺条件、且是光刻工艺定义进行选择性注入的离子注入区二，所述离子注入区二的尺寸和本发明实施例的所述N型深下沉层105的尺寸相同，用所述离子注入区二模拟本发明实施例方法形成的所述N型深下沉层105的性质；所述硅片3上形成有采用现有N型深下沉层的离子注入工艺条件、且是光刻工艺定义进行选择性注入的离子注入区三，所述离子注入区三的尺寸和所述离子注入区二的尺寸相同，用所述离子注入区三模拟现有方法形成的所述N型深下沉层105的性质。纵坐标为电阻率(Rs)即对应于硅片I的离子注入区一、硅片2的离子注入区二和硅片3的离子注入区三的电阻率，可以看出本发明实施例方法采用了较少的N型深下沉层105的离子注入的注入电流之后，能够使Rs值降低并和全面注入时的值接近。
[0047]如图5所示，是本发明实施例方法和现有方法形成的埋型纵向齐纳二极管的Std比较曲线。图5中的横坐标和图4中的横坐标相同；图5中的纵坐标为标准差，可以看出本发明实施例方法采用了较少的N型深下沉层的离子注入的注入电流之后，能够使标准差值降低并和全面注入时的值接近。
[0048]由图4和图5可知，本发明实施例方法形成的N型深下沉层和在bare wafer上进行全面注入形成的注入区的电阻率和标准差都接近，bare wafer上全面注入时对应于data ration为I,注入均勻性最好；而本发明实施例中的形成有埋型纵向齐纳二极管的N型深下沉层的data ration的值往往较小如小于1%，所以本发明实施例方法能实现在dataration较小的条件下提高N型深下沉层的注入均勻性。
[0049]以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这些也应视为本发明的保护范围。
【权利要求】
1.一种埋型纵向齐纳二极管的制造方法，其特征在于，包括如下步骤: 步骤一、在P型基板上的埋型纵向齐纳二极管形成区域形成N型埋层； 步骤二、在形成有所述N型埋层的所述基板表面进行外延生长并形成外延层； 步骤三、在所述外延层上形成隔离结构，该隔离结构为场氧或浅沟槽隔离，所述隔离结构在所述埋型纵向齐纳二极管形成区域定义处中心有源区和环绕于所述中心有源区周侧的环形有源区； 步骤四、在所述埋型纵向齐纳二极管形成区域的外延层的整个深度范围内形成N型深讲； 步骤五、采用离子注入工艺在所述中心有源区正下方的所述N型深阱中形成N型深下沉层，所述N型深下沉层的离子注入工艺条件为:注入离子为磷或砷，注入能量为SOkeV?160keV,注入剂量为1014cm_2以上，注入电流为ImA?3mA ;步骤六、在所述中心有源区的所述N型深下沉层上方的外延层中形成P型低压阱一，所述P型低压阱一和所述N型深下沉层纵向相接触并形成埋型纵向齐纳二极管的PN结；在所述环形有源区的外延层中形成N型低压阱，所述N型低压阱和所述P型低压阱一横向接触；步骤七、在所述P型低压阱一的表面形成P+区并引出阳极；在所述N型低压阱的表面形成N+区并引出阴极。
2.如权利要求1所述的埋型纵向齐纳二极管的制造方法，其特征在于，还包括在所述埋型纵向齐纳二极管的周侧形成环形隔离结构的步骤，形成所述环形隔离结构的方法为: 在步骤一中还包括在P型基板上形成P型埋层，所述P型埋层环绕于所述N型埋层的周侧； 在步骤四形成所述N型深阱之后，还包括在所述N型深阱周侧的外延层中形成P型高压阱，所述P型高压阱深度和所述外延层的厚度相同并将所述N型深阱环绕包围； 在步骤六中形成所述P型低压阱一的同时在所述P型高压阱中形成P型低压阱二，所述P型低压阱一和所述P型低压阱二的工艺条件相同； 在步骤七中形成位于所述P型低压阱一的表面的P+区的同时在所述P型低压阱二的表面也形成P+区并引出衬底电极。
3.如权利要求1所述的埋型纵向齐纳二极管的制造方法，其特征在于:步骤一中所述N型埋层采用离子注入加高温推阱工艺形成。
4.如权利要求1所述的埋型纵向齐纳二极管的制造方法，其特征在于:步骤二中所述外延层为P型外延层，所述外延层的厚度为5.5微米、电阻率为28.5欧姆.厘米。
5.如权利要求1所述的埋型纵向齐纳二极管的制造方法，其特征在于:步骤七中所述P+区和PMOS器件中的P型重掺杂源漏注入区的工艺条件相同，所述N+区和NMOS器件中的N型重掺杂源漏注入区的工艺条件相同。
【文档编号】H01L21/329GK103972084SQ201310030626
【公开日】2014年8月6日 申请日期:2013年1月28日 优先权日:2013年1月28日
【发明者】杨新杰, 董科, 陈立鸣 申请人:上海华虹宏力半导体制造有限公司