专利名称：通过形成硬掩膜层堆栈及采用基于电浆的掩膜图案化制程形成沟道半导体合金的制作方法
技术领域：
一般而言，本发明是关于包含复杂的晶体管组件的集成电路，该晶体管组件包含进阶的栅极结构，该栅极结构包含含金属电极及高介电系数栅极介电质，具有增加的介电系数。
背景技术：
制作进阶的集成电路(例如，中央处理器(CPU)、储存装置、ASIC (特定应用集成电路)、及类似者)需要为数甚多的电路组件，依据特定的电路布局而形成在给定的芯片区域上，其中，场效应晶体管代表可实质性决定该集成电路的效能的一种重要类型的电路组件。 一般而言，目前采用多种制程技术，其中，对包含场效应晶体管的许多类型的复杂电路系统而言，金属氧化物半导体(M0Q技术由于其在操作速度及/或电能消耗及/或成本效率方面有较优的特性，因此，为一种前景最为看好的选项。在使用例如MOS技术来制作复杂集成电路期间，数以百万计的晶体管(例如，η沟道晶体管及/或P沟道晶体管)是形成在包含结晶半导体层的基板上。不论是考量η沟道晶体管抑或是P沟道晶体管，场效应晶体管通常包含所谓的ρη_结，该ρη-结由高度掺杂区域(称为漏极及源极区域)与邻接于该高度掺杂区域的轻度掺杂或未掺杂区域(例如，沟道区域)的接口所形成。在场效应晶体管中，该沟道区域的导电性(也就是，该导电沟道的驱动电流能力)受控于栅极电极，该栅极电极邻接于该沟道区域、并通过薄绝缘层而与该沟道区域隔离。在因为施加适当的控制电压至该栅极电极而形成导电沟道时，该沟道区域的导电性相关于该掺质浓度、该电荷载子的移动率、 及该源极与该漏极区域之间的距离(在该沟道区域朝该晶体管宽度方向的给定延伸)，该距离也称为沟道长度。因此，结合于施加该控制电压至该栅极电极时在该绝缘层以下快速产生导电沟道的能力，该沟道区域的导电性实质地影响MOS晶体管的效能。因此，由于创造该沟道的速度(其相关于该栅极电极的导电性及该沟道电阻性)实质决定该晶体管特性， 故该沟道长度的缩小(及其所相关的减少沟道电阻性及减少栅极电阻性)为达成增加该集成电路的操作速度的主要设计标准。目前，大多数的集成电路是在硅的基础上加以制作，这是因为硅实质上不虞匮乏， 硅及相关材料和制程的特性已广为了解，再加上过去50年来所累积的经验。因此，硅很可能仍然是针对量产产品所设计的未来电路世代的首选材料。硅在制作半导体装置扮演举足轻重角色的一个原因为硅/硅氧化物接口的较优特性，该特性可使不同的区域彼此电性绝缘。硅/ 二氧化硅接口在高温下仍然稳定，并因此可允许接下来的高温制程(例如，活化掺质并固化结晶损坏的退火循环所需要的)的效能，而不需牺牲该接口的电性特性。由于以上所指出的理由，二氧化硅较佳是使用为场效应晶体管中将该栅极电极隔离于该硅沟道区域的栅极绝缘层的基础材料，其通常包含多晶硅或含金属材料。在稳定地改良场效应晶体管的装置效能中，已持续地减少该沟道区域的长度，以改良切换速度及驱动电流能力。由于可藉由供应至该栅极电极、以将该沟道区域的表面反转至足够高的电荷
4密度并提供给定供应电压所希望的驱动电流，来控制该晶体管效能，因此，必需维持由该栅极电极、该沟道区域及设置于该栅极电极和该沟道区域之间的硅氧化物所形成的电容器所提供的电容性耦合。其结果就是，减少该沟道长度需要增加电容性耦合，以避免在晶体管操作期间所发生的所谓的短沟道行为(short channel behavior)。该短沟道行为可导致增加漏电流，并导致该临界电压会与该沟道长度明显地相关。具有相当低供应电压及因此减小的临界电压的极度缩小的晶体管装置，会因该栅极电极至该沟道区域需要增加的电容性耦合，而面临该漏电流呈指数性增加的问题。因此，已考量取代作为栅极绝缘材料层的材料的二氧化硅(或至少一部分的二氧化硅)。可能的替代介电质包含能展现非常高介电系数的材料，以致于具有较大实体厚度的对应地形成的栅极绝缘层可提供电容性耦合，该电容性耦合可藉由非常薄的二氧化硅层来加以获得。已经建议二氧化硅由高介电系数材料来替代，例如，具有介电系数为大约25 的钽氧化物(Ta2O5)、具有介电系数为大约150的锶钛氧化物(SrTiO3)、铪氧化物(HfO2)、 HfSiO、锶氧化物(ZrO2)、及类似者。当依据高介电系数介电质而额外地进阶至复杂的栅极架构时，可通过提供该栅极电极适当的导电材料以替代该经常使用的多晶硅材料，来增加晶体管效能，这是由于多晶硅在该栅极介电质的接口附近会有电荷载子空乏的问题，从而减少该沟道区域与该栅极电极之间的有效电容性。因此，已建议栅极堆栈，在该栅极堆栈中，高介电系数介电材料提供加强的电容性，即使在与二氧化硅层相比下较不关键的厚度处亦然，但却能将漏电流额外地维持在可接受的程度。另一方面，可形成含金属的非多晶硅材料(例如，钛氮化物及类似者)，以直接连接至该高介电系数介电材料，从而实质避免空乏区域的出现。因此，该晶体管的临界电压会显着地受到该栅极材料的工作函数的影响，其中，该栅极材料与该栅极介电材料接触，并且能确保针对该晶体管的导电类型而适当地调整该有效的工作函数。举例来说，适当的含金属栅极电极材料(例如，钛氮化物及类似者)通常与适当的金属物种(镧、铝及类似者)一起使用，以调整该工作函数，使该工作函数能适合各种类型的晶体管，例如，η沟道晶体管及P沟道晶体管，P沟道晶体管可能需要额外的带隙偏移 (band gap offset)。为了这个理由，已提出通过在晶体管装置的该栅极介电材料与该沟道区域之间的接口处提供特别设计的半导体材料，来适当地调整该晶体管装置的临界电压， 以适当地“选择”该特别设计的半导体材料的带隙至该含金属栅极电极材料，从而获得该晶体管的希望临界电压。通常，可通过早期制造阶段中的外延生长技术，来提供对应特别设计的半导体材料，例如，硅/锗及及类似者，该外延生长技术可代表额外的复杂制程步骤，然而，其可避免在进阶的阶段中用来调整该工作函数、并因此在非常进阶的制程阶段中用来调整该临界电压的复杂制程。然而，其结果就是，形成该临界调整半导体合金的制造顺序可能对晶体管特性有显着的影响，将参考图Ia-If而有详细的描述。图Ia示意地例示包含基板101的半导体装置100的截面视图，在该基板101上是形成有硅基半导体材料102，该硅基半导体材料102具有适当的厚度，以在其中或之上形成晶体管组件。再者，隔离结构102C是形成在该半导体层102中，从而侧向地描绘并因此定义主动区域102A、102B。在此，主动区域将被理解为半导体材料，在该半导体材料中，形成或将创造适当的掺质分布，以形成一个或多个晶体管组件的pn结。在图Ia所显示的该范例中，该主动区域102A对应于ρ沟道晶体管，而该主动区域102B代表η沟道晶体管。也就是，该主动区域102Α、102Β包含适当的基本掺质浓度，以分别决定ρ沟道晶体管及η沟道晶体管的导电性。应理解到，该主动区域102Α、102Β可包含或可接收其它组件，例如，锗、碳及及类似者，以适当地调整该整体电性特性。类似地，在该主动区域102Α中，适当的共价键偏移相对于复杂的栅极电极结构而作调整，该栅极电极结构将通过形成适当的半导体合金而形成，将于稍后加以描述。如图Ia所例示的该半导体装置100可依据下列的传统制程策略来加以形成。该隔离结构102C是通过已广为接受的微影、蚀刻、沉积、平坦化及退火技术来加以形成，其中， 适当的硬掩膜层(例如，垫氧化物及氮化硅材料)是形成在该半导体层102上，接着在该半导体层102中图案化沟槽。之后，该沟槽由适当的绝缘材料(例如，二氧化硅及类似者)所填充。应理解到，用来形成该隔离结构102C的制程顺序可在该主动区域102Α、102Β中导致或多或少的明显应力等级。在移除任何多余的材料及平坦化该表面形貌后，通过使用适当的掩膜方案以实施多个个注入制程，来继续进一步的处理，以将产生该基本掺质浓度所需的掺质物种引进至该主动区域102Α、102Β内，也就是将被形成在该主动区域102Α、102Β中或之上的晶体管所需者。在活性化该掺质物种，并且再结晶化注入引发损害后，通过移除任何材料剩余(例如，氧化物材料)以及将该装置100暴露至氧化大气110中，而继续进一步的处理，其中，该氧化大气110通常是建立在升高温度的基础上，例如，在700°C至1200°C的范围内。因此，在该干氧化制程110中，掩膜层104是以良好控制的方式，而在该制程110 期间形成。举例来说，该掩膜层104的最大厚度是调整至不大于10纳米。图Ib示意地例示更进阶制造阶段中的该半导体装置100，在该更进阶制造阶段中，具有光阻材料的形式的蚀刻掩膜105是形成在该半导体装置100之上，以致于该主动区域102B及一部分该隔离结构102C (也就是，该掩膜材料104)是被该掩膜105所覆盖，但该主动区域102A (也就是，形成于主动区域102A上的该掩膜材料104)及该隔离结构102C的剩余部分均暴露至湿化学蚀刻大气111，以从该主动区域102A选择性移除该掩膜材料104。 在该蚀刻制程111(其通常是依据稀释的氢氟酸来加以实施)期间，该光阻材料105必需承受蚀刻攻击，其中，尤其是该掩膜105位于该隔离结构102C之上的边缘105E在该蚀刻制程 111期间，可能会增加地被侵蚀。举例来说，可能需要数分钟的蚀刻时间，以从该主动区域 102A可靠地移除该掩膜材料104。因为该边缘区域105E的增加侵蚀，该隔离区域102C中该掩膜区域及该非-掩膜区域之间的界限可能没有被良好地定义，并因此因为该变化程度的材料侵蚀，而导致特定程定的“粗糙性”，其可能影响该装置100的进一步处理，尤其是当该主动区域102A、102B代表接近的分离主动区域时，该主动区域因此被包含该侵蚀表面区域的该隔离区域102C侧向地予以描绘。图Ic示意地例示更进阶制造阶段中(也就是，在从该主动区域102A之上选择性移除该掩膜材料104后及移除该蚀刻掩膜105后，例如，图lb)的该半导体装置100。如以上所讨论的，因为依据氢氟酸的该先前蚀刻顺序，该隔离结构102C中可能发生特定的材料损失，其中，该蚀刻制程期间的该增加掩膜侵蚀可能在该隔离区域102C中导致非良好定义的转换区域。图Id示意地例示当暴露于进一步反应制程大气106时的该半导体装置100，该反应制程大气106可包含清洁制程及类似者，以制备该装置100，用于选择性地在该第一主动区域102A上沉积硅/锗合金。该制程106可依据任何适当的化学品来加以建立，以移除污染物及类似者，该污染物及类似者在该先前移除该蚀刻掩膜及类似者的期间已然产生。通常，该清洁制程106可能对该掩膜104造成特定程度的材料侵蚀，从而减少其厚度(如104R 所指示的)，但没有暴露该第二主动区域102B的该表面部分。图Ie示意地例示选择性外延生长制程107期间的该半导体装置100，在该选择性外延生长制程107中，适当地选择制程参数(例如，温度、压力、前驱气体的流速、及类似者)，以实质地限制材料沉积至暴露硅表面区域，但该基于二氧化硅的表面区域实质地防止沉积材料。也就是，该沉积制程107可予以调整，以致于可获得相对于该主动区域102A及任何氧化物表面区域(例如，该沉积掩膜104及该隔离区域102C)中的硅材料的特定程度的沉积选择性。如先前所解释的，将要形成在该主动区域102R中或之上的晶体管的最终获得的临界电压与该硅/锗材料108的特性(例如，该硅/锗材料108的浓度及该厚度)强烈地相关，以致于在该制程107期间，必需建立精确决定的制程条件。在沉积硅/锗合金 108 (其现在为一部分该主动区域102A，该部分具有适当的带隙，用来在其上形成复杂的栅极电极结构)后，例如通过使用氢氟酸来移除该沉积掩膜104，其接着在该隔离区域102C中导致特定的材料移除，从而在该主动区域102A、102B及该隔离区域102C之间造成另外的明显表面形貌，其可因为该先前实施的蚀刻制程111而额外地具有明显的表面形貌，如参考图Ib所描述的。图If示意地例示更进阶制造阶段中的该半导体装置100，在该更进阶制造阶段中，晶体管150A是形成在该主动区域102A中及之上，该主动区域102A可包含至少一部分该硅/锗合金108。类似地，晶体管150B是形成在该主动区域102B中及之上。此外，该晶体管150A、150B(例如，分别代表ρ沟道晶体管及η沟道晶体管)分别包含栅极电极结构 160Α、160Β。如所显示的，该栅极电极结构160Α是形成在该临界调整硅/锗合金108上，并且包含栅极介电材料161，该栅极介电材料161包含高介电系数介电材料，其中，该栅极介电材料161被含金属电极材料162所覆盖。此外，“传统”电极材料(例如，无定形硅、多结晶硅、及类似者)163通常形成在该电极材料162之上。此外，该敏感性材料161及162由适当的间隔件或衬垫材料165(例如，具有氮化硅材料及类似者的形式)侧向地限制。再者， 依据该制程及装置要求，来提供侧壁间隔件结构164(其可包含一个或多个间隔件组件)， 可能结合任何蚀刻停止衬垫。该栅极电极结构160B具有类似的组构，然而其中，该栅极介电材料161是直接形成在该主动区域102B上。应理解到，相对于该材料层162的该产生的工作函数而言，该栅极电极结构160A、160B彼此之间进一步不同。也就是，该晶体管150A 可能需要不同的工作函数，以结合该硅/锗材料108，而获得ρ沟道晶体管的该希望的临界电压。为了此目的，任何适当的工作函数金属物种(例如，铝)可并入至该层162及/或该栅极介电层161中。类似地，适当的工作函数金属物种(例如，镧及类似者)可并入至该晶体管150B的该层162及/或该层161中，以获得该希望的临界电压。如图If所显示的该半导体装置100可依据任何众所周知的制程技术来加以形成， 该制程技术包含沉积该材料161、162及163(可能结合其它材料，例如，介电盖层、ARC(抗反射涂层)材料及类似者)。如以上所讨论的，适当的图案化方案及材料可使用于该层161及 162，以获得希望的高电容性耦合，并结合较优的导电性，也有希望的工作函数及因此用于该晶体管150A、150B的临界电压，其中，该硅/锗合金108提供该希望的末端间隙偏移。在图案化该复杂的层堆栈后，至少该敏感性材料161及162必需被可靠地限制，以不致将这些材料不当地暴露至任何反应制程大气，该反应制程大气可对这些材料导致显着的修改，其接着导致该产生的临界电压具有显着的偏移。为了此目的，可采用复杂的沉积技术，以形成该衬垫165，接着实施适当的沉积及蚀刻制程，以形成一部分该侧壁间隔件结构164，该部分可接着用来将分别形成漏极及源极区域153的掺质物种引进该主动区域102A、102B。为了此目的，可采用众所周知的注入策略及掩膜方案。之后，可采用退火制程，从而调整该漏极及源极区域153的最终侧向及垂直分布，从而也调整位于该个别的栅极电极结构160A、 160B之下的沟道区域152的最终长度。应理解到，虽然该以上所描述的制程策略可致能以形成复杂的栅极电极结构及因此的晶体管，然而，可在其中观察到该晶体管特性的显着变化。举例来说，该硅/锗合金108 的特性可朝长度方向(也就是，图If中的水平方向)而变化，然而，该变化并不会负面地影响该产生的晶体管的特性。在另一方面，朝该晶体管宽度方向(也就是，垂直于图If的图式平面的方向)上，可观察至该材料特性的显着变化，其中，基本上，可观察到相同的边缘效应，该边缘效应是由例如该隔离区域102C及该主动区域102A之间的明显表面形貌所造成的，但该先前所使用的沉积掩膜104(例如，图Ia及lb)可造成其它的负面影响，这是由于其形成及该选择性移除可能导致该主动区域102的中心，相较于该主动区域102的边缘， 有不同的条件。再者，隔离区域102C的(尤其是在接近的分离晶体管装置之间的)不规则表面形貌也可能影响形成该保护衬垫或间隔件165的该制程，其接着导致该晶体管150A、 150B的一者或两者中的该敏感性材料161及162的劣化，其因此也可能造成显着的产量损失。有鉴能于以上所描述的情况，本发明是关于数种技术，在该等技术中，可依据临界调整半导体合金来形成栅极电极结构，但却能避免、或至少能减少以上所证实的一个或多个问题。
发明内容
一般而言，本发明是关于用来依据临界调整半导体合金以形成复杂的栅极电极结构的技术，其中，通过减少任何制程非均勻性，可减少晶体管变化性及加强整体制程均勻性，该制程非均勻性可能于依据氧化制程并结合湿化学蚀刻配方而形成生长掩膜时引进， 该湿化学蚀刻配方是用来从该主动区域的一者选择性移除该生长掩膜。为了此目的，在本文所揭露的一些例示实施例中，可依据沉积制程而提供适当的掩膜材料，该掩膜材料具有氮化硅材料的形式，但可通过使用基于电浆的蚀刻制程而完成该掩膜材料的该图案化，该基于电浆的蚀刻制程为一种依据反应离子的蚀刻制程，该反应离子是出现在该反应制程环境中，并且朝该基板的该表面加速。以此方式，于形成该沉积掩膜并之后于选择性沉积该临界调整半导体材料时，可达成良好定义的制程条件，选择性沉积该临界调整半导体材料可导致该生成的晶体管特性具有较优的均勻性。再者，在该整个制程流程期间，可减少对高度激烈的湿化学蚀刻化学物品(例如，氢氟酸)的暴露，从而也造成较优的装置特性，这是由于可在隔离区域与主动区域之间的表面拓扑中，达成较不明显的差异。在本文所揭露的例示态样中，可提供至少二个硬掩膜层，其中一者可依据沉积的基于氢化物的材料来加以形成，从而依据良好建立的非等向性蚀刻技术致能该硬掩膜层的图案化。在该选择性外延生长制程期间，该图案化的硬掩膜堆栈或其一部分可有效地作为沉积掩膜，其中，在一些例示实施例中，如传统良好建立的策略，可建立类似的生长条件，在该策略中，可使用在硅与二氧化硅材料之间提供明显选择性的制程参数。本文所揭露的一个实施例包含在半导体装置的第一主动区域及第二主动区域上形成第一硬掩膜层。再者，第二硬掩膜层是形成在该第一硬掩膜层上，并且该第一及第二硬掩膜层是通过电浆辅助蚀刻制程，而从该第一主动区域选择性移除。该方法还包含在该第一主动区域上形成一层半导体合金，并且使用该第二主动区域上的该第一及第二硬掩膜层的至少一者作为生长掩膜。该方法还包含暴露该第二主动区域，并且在该层半导体合金上形成第一晶体管的第一栅极电极结构、以及在该第二主动区域上形成第二晶体管的第二栅极电极结构。该第一及第二栅极电极结构包含含金属栅极电极材料及栅极绝缘层，该栅极绝缘层包含高介电系数介电材料。本文所揭露的进一步的例示方法是关于形成半导体装置。该方法包含在第一主动区域及第二主动区域上形成第一硬掩膜层。再者，第二硬掩膜是形成在该第一硬掩膜层上， 并且该第一及第二硬掩膜层是从该第一主动区域选择性移除。该方法还包含在从该第一主动区域移除该第一及第二硬掩膜层之后，从该第二主动区域之上移除该第二硬掩膜层。此外，该方法包含通过使用该第一硬掩膜层作为生长掩膜，以在该第一主动区域中形成一层半导体合金。此外，第一晶体管的第一栅极电极结构是形成在包含该层半导体合金的该第一主动区域上，而第二晶体管的第二栅极电极结构是形成在该第二主动区域上。本文所揭露的另外进一步例示实施例包含在半导体装置的第一主动区域及第二主动区域上形成掩膜层堆栈。该方法还包含通过实施至少一个基于电浆的蚀刻制程，以选择性从该第一主动区域移除该掩膜层堆栈。再者，一层半导体合金是形成在该第一主动区域上，但使用该第二主动区域上的至少一层该掩膜层堆栈作为生长掩膜。此外，实施蚀刻制程以暴露该第二主动区域，并且第一栅极电极结构是形成在该第一主动区域上，而第二栅极电极结构是形成在该第二主动区域上。此外，在该第一栅极电极结构出现下，应变诱发半导体材料是形成至少在该第一主动区域中。
本发明的另外实施例是定义在附随的权利要求书中，并且，当参考伴随的图式及接下来的详细描述，该另外实施例将变得明显，其中图Ia至If示意地例示传统半导体装置的截面视图，其中，该复杂的栅极电极结构是依据用来调整该沟道晶体管的临界电压的硅/锗合金，来加以形成，该硅/锗合金可导致明显的晶体管变化性；图加至2j示意地例示半导体装置在不同制造阶段中的截面视图，在该制造阶段中，可通过使用掩膜层堆栈又基于电浆的蚀刻制程，以选择性在具有较优的均勻性的一种类型的主动区域中，形成临界调整半导体材料，其中，依据例示实施例，只有一部分该掩膜层堆栈是用作沉积掩膜；以及图业及21依据进一步例示实施例示意地例示该半导体装置的截面视图，其中，在依据另外进一步例示实施例而形成该临界调整半导体合金时，可使用二氧化硅材料及氮化硅材料作为生长掩膜。
具体实施例方式虽然本发明的描述是参考接下来的详细描述及图式中的实施例，但应了解到，接下来的详细描述及图式并不打算将本文所揭露的实施例限制至所揭露的特别实施例，该描述的例示实施例仅示范本发明的不同态样，其范围是由附随的权利要求书来加以定义。本发明揭露制程技术，其中，临界调整半导体合金(例如，硅/锗合金)可以一种类型的晶体管而选择性形成，但在该选择性沉积期间覆盖一种或多种其它类型的晶体管。 为了此目的，基本上，硬掩膜一开始可以沉积材料(例如，氮化硅材料)的形式来加以提供， 该氮化硅材料可依据基于电浆的蚀刻制程(例如，反应离子蚀刻)而有效地图案化，该反应离子蚀刻可在该装置的后续处理(例如，当形成该临界调整半导体合金时)期间，导致较优制程条件。在一些例示实施例中，该硬掩膜可提供如包含数层的堆栈，例如，包含二氧化硅材料，该二氧化硅材料可在早期制造阶段中形成，并具有高程度的制程均勻性，但后续的材料层(例如，氮化硅材料)则可依据沉积制程来加以形成。在本文所揭露的一些例示实施例中，提供及图案化该硬掩膜的修改可限制于该整体制程流程的特定区段，而不需对该先前的制程流程有任何的改变。为了此目的，该氮化硅材料或任何其它适当的硬掩膜材料可直接沉积在该垫氧化物上，该垫氧化物可在形成该隔离沟漕并在该主动区域中定义该基本掺杂时已经形成。因此，该垫氧化物可有利地作为第一硬掩膜材料，该第一硬掩膜材料可致能该进一步硬掩膜材料的该后续沉积，其接着可依据电浆辅助蚀刻制程，而致能该整体硬掩膜的沉积。在一些例示实施例中，该整体制程流程可在实际沉积该进一步硬掩膜材料之前，通过引进用来承受均勻厚度的该垫氧化物的额外控制机制，而达成较优的均勻性。为了此目的，可例如依据众所周知的光学检测机制及类似者来决定该垫氧化物的该层厚度， 而该测量的层厚度可接着作为输入变量，用来控制后续用来减少/增加该垫氧化物层的厚度的湿化学制程，以获得该后续制程顺序的类似制程条件，不论是否有非均勻性存在，该非均勻性在该先前制程期间可导致变化的垫氧化物厚度。举例来说，可有效地使用依据SPM/ APM(硫酸过氧化氢混合物/氢氧化铵过氧化氢混合物)的湿化学制程，以在沉积进一步硬掩膜材料之前，调整该初始垫氧化物厚度。在一些案例中，可在该湿化学制程后，采用额外的测量制程，以达成较优的整体制程控制。在一些例示实施例中，通过使用该沉积的硬掩膜材料并与基于电浆的蚀刻制程结合的该较优图案化条件，可与额外的移除制程相结合，该额外的移除制程是用来选择性相对于该下方垫氧化物材料而移除该沉积的硬掩膜材料，由于其较优的均勻性，因此可有效地作为该实际的沉积掩膜。在其它案例中，该初始硬掩膜层堆栈可作为沉积掩膜，并可依据任何适当的蚀刻技术而予以移除。由于在形成该临界调整半导体合金时，必需施加显着较少数量的激烈性基于氢氟酸的蚀刻化学品，因此可达成相对于该主动区域及该隔离区域之间的拓扑差异的较优条件。此可有利地影响例如在复杂应用中的该进一步处理，在该复杂应用中，埋置的应变诱发半导体合金是提供在该主动区域的一者或两者中，这是由于特别在隔离区域及主动区域间的表面拓扑中的该减少差异，可在直接连接至对应的隔离区域的该晶体管侧面，导致较优的生长条件。因此，也在此案例中，可达成较优的晶体管性能及晶体管均勻性。参考图加至21，将更详细地描述进一步的例示实施例，其中，如果需要的话，也可参考图Ia至If。图加示意地例示半导体装置200的截面视图，该半导体装置200包含基板201及半导体层202，该半导体层202可包含多个主动区域，其由隔离区域202C侧向地描绘。为了方便起见，第一主动区域202A及第二主动区域202B是例示于图加中。此外，第一硬掩膜层(例如，具有所谓的垫氧化物214的形式)可设置在该主动区域202A、202B上，并具有特定厚度214T，其与该装置200的制程历史有关。基本上，如图加所显示的该半导体装置200可依据制程技术来加以形成，如先前参考该半导体装置100所描述的。然而，应理解的是，在形成该隔离区域202C及因此侧向描绘该主动区域202A、202B时，可保存该垫氧化物层214，该垫氧化物层214可在实施任何额外制造步骤之前、并因此在形成该隔离区域202C及该主动区域202A、202B之前，而初始地形成。为了此目的，可使用任何众所周知的制程策略，例如，氧化、沉积及及类似者，从而获得非常均勻的材料层，其厚度例如为大约4至8纳米，例如5纳米。在形成该隔离区域202C 后，如以上所描述的，可移除任何过剩的材料(例如，作为硬掩膜材料的氮化硅材料)，并可接着采用个别的注入制程并结合掩膜制程，以将任何良好掺质物种，选择性并入该主动区域202A、202B中。因此，因为所涉及的微影制程，该垫氧化物层214中可发生特定程度的材料侵蚀，该材料侵蚀可导致该厚度214T，该厚度214T可具有特定程度的变化，视任何先前的制程波动而定。依据一些例示实施例，因此可实施测量制程215，以在通过实施制程模块而继续处理装置200之前，决定该层厚度214T，在该制程模块中，临界调整半导体材料是形成在该主动区域202A中。为了此目的，可采用众所周知的检测技术。图2b示意地例示当暴露于湿化学制程216的反应环境的该半导体装置200。该制程216可依据湿化学方式(例如，使用众所周知的清洁化学物品(例如，SPM、APM及类似者))来加以实施，其中，至少一个制程参数(例如，该制程时间)，可依据图加的该制程215 的该测量结果，来加以控制。举例来说，如果该初始层厚度214T(比较图2a)足够该进一步处理，然而，对较优的制程均勻性而言，进一步的减少也认为是适当的，则该制程216可实施作为有效的清洁或蚀刻制程，该制程可加以控制，以减少该厚度，并获得希望的目标厚度 214A。在其它案例中，当认为图加的该初始厚度214T相对于希望的目标值而言太小时，该化学制程216可以高度控制的方式，导致该主动区域202A、202B的进一步氧化。因此，可依据该层厚度214A，而继续该进一步处理，该层厚度214A可接近该希望目标厚度，其中，如果希望的话，则可在该制程216后，采用进一步测量制程，以决定该制程结果。在此案例中，任何装置200(其可能不符合该希望目标厚度)可再次作业，以提供较优的制程均勻性。图2c示意地例示沉积制程218期间的该半导体装置200，该沉积制程218例如为电浆辅助(化学气相沉积)制程、热活化CVD制程及类似者。在该沉积制程218期间，该硬掩膜层214上可形成第二硬掩膜层204，该第二硬掩膜层204可包含任何适当的材料，从而形成硬掩膜层堆栈224。在一些例示实施例中，纵使其它原子物种可并入至特定程度，该层 204可形成如含硅及氮材料，其也可称为氮化硅材料。该层204可提供有大约5至50纳米的厚度，视该装置200的该进一步处理而定。因此，因为该层214的该厚度的该先前调整及因为用来提供该层204的该均勻沉积条件，所以就层厚度及材料组成而言，该硬掩膜材料层堆栈2M可具有高度均勻特性。图2d示意地例示在制造阶段中的该半导体装置200，在该制造阶段中，可形成蚀刻掩膜205 (例如，光阻掩膜)，以暴露该主动区域202A及一部分该隔离区域202C之上的该层214、204，但该区域202C的剩余部分及该主动区域202B (也就是，形成于其上的该硬掩膜层204、214)是被覆盖的。为了此目的，可采用任何众所周知的微影技术。此外，该装置200是依据气体蚀刻大气而暴露于反应蚀刻制程211，该气体蚀刻大气包含反应离子，该反应离子可依据电浆环境而加以产生。应理解的是，一般而言，先前技术中已有多种基于电浆的蚀刻技术是广为接受的，其中，与将被蚀刻的基板的物理及化学反应有特定程度的不同。然而，在本发明的说明书中，在气体环境中的任何类型的离子蚀刻均可视为基于电浆或电浆辅助蚀刻制程，例如，反应离子蚀刻及类似者。在一个例示实施例中，该电浆辅助蚀刻制程211可依据众所周知的蚀刻配方而加以实施，至少相对于该主动区域202A中的该硅材料，该蚀刻配方可展现适度高的选择性。在此案例中，该层204及该层214在该蚀刻制程 211期间可有效地被移除，但在另一方面，该蚀刻掩膜205在边缘区域204E处可能不会被不当地修改。也就是，相反于传统上依据例如氢氟酸所采用的湿化学蚀刻技术(如先前所讨论的)，该蚀刻掩膜205是暴露至该制程211的该反应大气达显着减少的时间间隔，从而实质压抑任何与该制程211的不当作用，其接着可导致该隔离区域202C之上的良好定义的蚀刻结果。也就是，该边缘区域205E处的任何明显材料蚀刻，在该制程211期间，可能显着地较不明显，这是因为通常的制程时间可能在15至50秒钟的范围内，相较于传统湿化学蚀刻技术的至少大于10分钟。图2e示意地例示在进一步进阶的制造阶段中的该半导体装置200，也就是在基于电浆的蚀刻制程211之后及在移除图2d的该蚀刻掩膜205之后。如所显示的，该主动区域 202A中的该硅材料可予以暴露，并且也可相对于该隔离区域202C的该邻接部分，完成较优的表面拓扑，但于此同时，从该隔离区域202C中邻接于该主动区域202A的该拓扑至该隔离区域202C的该剩余部分中的该表面拓扑的良好定义的转换，可得以完成。为了这个理由， 该进一步的处理(也就是，在该暴露的主动区域202A上的临界调整半导体材料的该选择性外延生长)可实施具有较优的制程均勻性。图2f示意地例示依据进一步例示实施例的该半导体装置200，在该例示实施例中，图2d的该电浆辅助蚀刻制程211的制程参数，可导致特定程度的凹部202R，举例来说， 当该隔离区域202C的该二氧化硅材料的蚀刻率可低于该材料214的蚀刻率时。在其它案例中，该层214可通过沉积而加以形成，并因此也可覆盖该隔离区域202C，以致于在图2d的该蚀刻制程211期间，该主动区域202A的该硅材料可实质同时暴露如该隔离区域202C的初始材料。在此案例中，可使用蚀刻化学物品，其中，相较于该隔离区域202C的该二氧化硅材料，可以稍微较高的移除率，来蚀刻硅。因此，通过控制该整体蚀刻时间，可控制凹部202R 的程度，如果认为是适合该装置200的进一步处理。图2g示意地例示依据例示实施例的该半导体装置200，在该例示实施例中，该硬掩膜层204(比较图2e、图2f)可在实施选择性外延生长制程之前被移除。为了此目的，可于氮化硅材料被移除时，依据例如高度有效并且众所周知的化学方案(例如，SPM/APM)，在该蚀刻制程217期间，使用适当的蚀刻化学物品。以此方式，该硬掩膜层214可作为有效的蚀刻停止材料，从而避免对该主动区域202B的任何部分的不当暴露。此外，该层214可具有较优的均勻性及良好定义的厚度，可事先决定在该制程217期间的该材料消耗，并可在选择该层214的适当厚度时，列入考量。在另一方面，可避免该蚀刻制程217与该主动区域202A的暴露硅材料的不当作用。该层204的该移除(比较图&、2f)致能依据高均勻性及良好定义的制程条件(例如，相对于实施后续选择外延生长制程)而继续该进一步处理。 也就是，在一些例示实施例中，该剩余的硬掩膜层214可以二氧化硅材料(例如，“垫氧化物”)的形式加以提供，从而提供如众所周知的选择性外延生长技术中的类似制程条件，如先前所描述的，这是由于这种众所周知的沉积配方，可在选择性沉积硅/锗材料或任何其它硅基半导体合金的期间，提供高程度的选择性。此外，由于可避免后期制造阶段中的该层 204的该移除(比较图&、2f)，因此，如果硅/锗材料将形成在该主动区域202A上的话，可避免在移除该硬掩膜期间，通过采用热APM的锗物种的不当氧化。图池示意地例示在进一步进阶制造阶段中的该半导体装置200，在该制造阶段中，可采用选择性外延生长制程207，以在该主动区域202A的该暴露表面区域上，形成临界调整半导体合金208(例如，硅/锗合金)。应理解的是，可采用任何先前的清洁配方，也如先前所讨论的，其可导致该层214的该厚度的特定减少，其中，然而，如以上所讨论的，当选择该层214的适当厚度时，可将任何这种清洁配方期间的该较优的均勻性及该材料消耗的可预测性，列入考量。因此，特别是当形成硅/锗合金时，可采用众所周知的沉积配方，该沉积配方可在二氧化硅材料及硅材料之间，提供高程度的选择性。因此，在该选择性外延生长制程207后，该材料208可为该主动区域202A的一部分，并且将可希望的电性特性带进该区域202A，如该进一步处理(也就是，形成复杂的高介电系数金属栅极电极结构)所需要的。图2i示意地例示移除该硬掩膜层214后之该装置200 (比较图2h)，可依据众所周知及高度选择性湿化学蚀刻化学物品(例如，氢氟酸及类似者)来完成该硬掩膜层214的移除。应理解的是，虽然特定程度的材料侵蚀可在该隔离区域202C中发生，然而，相较于依据传统策略所处理的半导体装置，该装置200可展现较优的表面拓扑，这是由于例如对氧化物移除蚀刻环境(例如，氢氟酸)的明显暴露，在该装置200的该制程流程期间，可例如因为图2d的该基于电浆的图案化制程211，而显着减少。此外，相较于该传统的高温氧化制程，该硬掩膜材料及特别是该材料214(比较图2h)可具有较优的均勻性，从而避免任何的非均勻性，特别是在该主动区域202A、202B的边缘区域，其可在选择性生长该材料208时及移除该对应的沉积掩膜时，导致不当的非均勻性。因此，该材料208本身，可在连接至该隔离结构202C的任何边缘部分，具有较优的均勻性。应理解的是，此在朝该晶体管宽度方向(也就是，垂直于图2i的图式平面的方向)的边缘区域也同样成立。因此，可避免材料特性(例如，层厚度及类似者)沿着该晶体管宽度方向的明显变化，但与此同时，可在该主动区域202A及该隔离区域202C所形成的任何边缘处获得较不明显并因此更均勻的表面拓扑。此外，也在该隔离区域202C内并因此在该主动区域202A、202B之间的任何转换区域， 可提供良好定义的表面拓扑，从而也在该主动区域202B之上形成该复杂的高介电系数金属栅极电极结构时，在进一步处理期间，造成较优的表面条件及因此较优的制程均勻性。图2j示意地例示进一步进阶的制造阶段中的该半导体装置200。如所例示的，第一晶体管250A(例如，ρ沟道晶体管)可形成在该主动区域202A之上，其可至少部分地包含该先前生长的材料层208。类似地，第二晶体管(例如，η沟道晶体管250B)是形成在该主动区域202Β中及之上。在所显示的该制造阶段中，该晶体管250Α、250Β可包含漏极及源极区域253，其视需要可具有任何适当的侧向及垂直掺质分布。此外，该漏极及源极区域253可侧向地包围沟道区域252，在该晶体管250A的案例中，其也可包含至少一部分该临界调整半导体合金208。此外，该晶体管250A可包含栅极电极结构^K)A，其接着可包含栅极介电材料，含金属电极材料262及基于半导体的电极材料沈3，其中，这些材料可由衬垫或间隔件265及间隔件结构264侧向地限制。类似地，该晶体管250B可包含栅极电极结构 260B,其可基本上具有相同的组构，并可因此也包含该组件沈1>262,263,264及265。应理解的是，也如参考该半导体装置100所讨论的，就用来调整该对应的工作函数的特定金属物种而言，该栅极介电层261及/或该含金属电极材料262对于该栅极电极结构^0A、260B 可有所不同，也如以上所讨论的。此外，该栅极介电材料261可包含高介电系数介电材料， 也如以上所讨论的。该晶体管250A、250B可依据任何适当的制程策略来加以形成，如例如以上所讨论的，其中，一般说来，在该材料208的该选择性外延生长后所获得的该较优的表面条件，可提供该生成的电路组件较优的均勻性。举例来说，用以图案化该材料层沈1、沈2及263的该复杂的图案化制程，可予以完成而具有加强的均勻性。类似地，可例如藉由该衬垫265来完成这些材料的封装，并相较于传统策略而具有较优的可靠性，其中，例如，该隔离区域202C 中的该高度非可预测的表面“粗糙性”，可显着地影响该对应的封装制程。因此，如以上所讨论的，包含该临界调整半导体合金208的该晶体管250A，就临界电压而言，可展现减少的晶体管变化性，这是由于材料层208可沿着晶体管宽度方向(也就是沿着与图2j的图式平面垂直的方向)具有实质均勻的特性。在此案例中，晶体管与该晶体管250A基本上具有相同的组构，然而，其具有不同的晶体管宽度，并可展现实质相同的临界电压。在一些例示实施例中，如图2j所显示的，可例如以埋置的应变诱发半导体材料 (例如，硅/锗合金、硅/碳合金及类似者)的形式，而实作额外的效能加强机制。在所显示的该实施例中，可通过并入硅/锗合金或一般的锗物种，而加强该晶体管250A的效能，以在该邻近沟道区域252中，获得压缩应变。为了此目的，可于某阶段(在该阶段中，可尚未提供该间隔件结构264，或其中，可形成特别设计的偏移，以相对于该沟道区域252而定义该材料209的该侧向偏移)中选择性沉积材料208以及图案化该栅极电极结构^OA后，在该主动区域202A形成对应的凹口。并且，在此案例中，在该主动区域202A的侧面(其直接连接至该隔离区域202C)处的该较优的表面拓扑，可于依据选择性外延生长技术而图案化该生成的凹口、尤其是在再生长该材料208时，提供较优的条件。在此案例中，该材料209在该隔离区域202C处，可具有相对于该主动区域202A的其它部分的类似高度。因此，可在该晶体管250A中观察到类似的应变条件，该晶体管250A系位于邻近该隔离区域202C，如任何其它也形成在该主动区域202A中及之上的额外晶体管一样。以此方式，也可达成晶体管的该晶体管特性的较优的均勻性，该晶体管需要并入应变诱发半导体材料。应理解的是，这对于也需要应变诱发机制(例如，基于硅/碳材料)的任何晶体管250B而言，也同样成立。图业示意地例示在制造阶段中的该半导体装置200，在该制造阶段中，该硬掩膜层堆栈2M可覆盖该主动区域202B，但该主动区域202A是暴露的，以制备其表面，用于选择性沉积该临界调整半导体材料。如所显示的，可提供特定程度的凹部202R，亦如以上所讨论的。在此案例中，在该选择性沉积制程之前，可依据该层204而实施任何清洁制程。图21示意地例示在该选择性外延沉积制程207期间的该半导体装置200，以形成该半导体合金208，也如以上所描述的。在此案例中，该硬掩膜层堆栈2M整体上可作为有
14效的沉积掩膜。之后，该层堆栈2M可例如依据湿化学蚀刻配方及类似者而加以移除，其中，在形成该材料层208时，可将该层208中由该层204的该额外移除所引起的对应材料侵蚀列入考量。在移除该层堆栈2M后，可继续该进一步处理，如以上所描述的。因此，本发明提供制造技术，在该制造技术中，于通过提供硬掩膜堆栈而选择性沉积临界调整半导体材料期间，可完成较优的均勻性，其中，该硬掩膜堆栈包含至少两种硬掩膜材料，该硬掩膜材料可依据基于电浆的蚀刻制程来加以图案化。在一些例示实施例中，可在该选择性外延生长制程之前，移除一层该硬掩膜层堆栈。以此方式，可获得较优的晶体管特性，例如，临界电压及类似者。本发明进一步的修改及变化，对于本领域的熟习技术者而言，在看到此描述后，将变得明显。因此，此描述应仅解读为例示之用，并且其目的是为了教示本领域的熟习技术者实行本文所提供的教示的一般方式。应了解到，本文所显示及描述的标的的形式将视为目前的较佳实施例。
权利要求
1.一种方法，包含在半导体装置的第一主动区域及第二主动区域上形成第一硬掩膜层； 在该第一硬掩膜层上形成第二硬掩膜层；通过实施电浆辅助蚀刻制程，以选择性从该第一主动区域移除该第一及第二硬掩膜层；在该第一主动区域上形成一层半导体合金，并使用该第二主动区域上的该第一及第二硬掩膜层的至少一者作为生长掩膜； 暴露该第二主动区域；以及在该层半导体合金上形成第一晶体管的第一栅极电极结构，并在该第二主动区域上形成第二晶体管的第二栅极电极结构，该第一及第二栅极电极结构包含含金属栅极电极材料及栅极绝缘层，该栅极绝缘层包含高介电系数介电材料。
2.如权利要求1所述的方法，还包含在形成该层半导体合金之前，从该第二主动区域之上移除该第二硬掩膜层。
3.如权利要求2所述的方法，其中，形成该层半导体合金包含使用该第一硬掩膜层作为该生长掩膜。
4.如权利要求1所述的方法，其中，该第一硬掩膜层是形成以包含二氧化硅材料。
5.如权利要求4所述的方法，其中，该第二硬掩膜层是形成以包含氮化硅材料。
6.如权利要求1所述的方法，其中，该第二硬掩膜层是使用作为该生长掩膜。
7.如权利要求1所述的方法，还包含在该第一及第二主动区域之前，形成该第一硬掩膜层。
8.如权利要求7所述的方法，还包含在形成该第二硬掩膜层之前，通过实施湿化学制程，以调整该第一硬掩膜层的厚度。
9.如权利要求8所述的方法，其中，调整该第一硬掩膜层的厚度包含决定该第一硬掩膜层的厚度及通过使用该决定的厚度来控制该湿化学制程。
10.如权利要求1所述的方法，还包含在形成该层半导体合金之后，在该主动区域中， 形成应变诱发半导体材料。
11.一种形成半导体装置的方法，该方法包含在第一主动区域及第二主动区域上形成第一硬掩膜层；在该第一硬掩膜层上形成第二硬掩膜层；选择性地从该第一主动区域移除该第一及第二硬掩膜层；在从该第一主动区域移除该第一及第二硬掩膜层之后，从该第二主动区域之上移除该第二硬掩膜层；通过使用该第一硬掩膜层，以在该第一主动区域中形成作为生长掩膜的一层半导体合金；以及在包含该层半导体合金的该第一主动区域上形成第一晶体管的第一栅极电极结构，并在该第二主动区域上形成第二晶体管的第二栅极电极结构。
12.如权利要求11所述的方法，还包含在将井掺质物种并入至该第一及第二主动区域之前，形成该第一硬掩膜层。
13.如权利要求12所述的方法，还包含在通过实施湿化学制程以形成该第二硬掩膜层之前，调整该第一硬掩膜层的厚度。
14.如权利要求13所述的方法，其中，调整该第一硬掩膜层的厚度还包含决定该第一硬掩膜层的厚度，并通过使用该决定的厚度及预先定义的目标厚度，以控制该湿化学制程。
15.如权利要求11所述的方法，其中，该第一硬掩膜层包含二氧化硅材料，而该第二硬掩膜层则包含氮化硅材料。
16.如权利要求11所述的方法，其中，形成该第一及第二栅极电极结构包含在该临界调整半导体材料及该第二主动区域之上形成高介电系数介电材料，并在该高介电系数介电材料之上形成含金属电极材料。
17.如权利要求11所述的方法，还包含在该第一主动区域中形成应变诱发半导体材料。
18.如权利要求11所述的方法，其中，选择性地从该第一主动区域移除该第一及第二硬掩膜层包含实施电浆辅助蚀刻制程。
19.一种方法，包含在半导体装置的第一主动区域及第二主动区域上形成掩膜层堆栈； 通过实施至少一个基于电浆的蚀刻制程，以选择性地从该第一主动区域移除该掩膜层堆栈；在该第一主动区域上形成一层半导体合金，并使用该第二主动区域上的至少一层该掩膜层堆栈作为生长掩膜；实施蚀刻制程，以暴露该第二主动区域；在该第一主动区域上形成第一栅极电极结构，以及在该第二主动区域上形成第二栅极电极结构；以及在该第一栅极电极结构出现下，至少在该第一主动区域中形成应变诱发半导体材料。
20.如权利要求19所述的方法，其中，至少一层该层堆栈是在形成该第一及第二主动区域之前形成。
全文摘要
本发明涉及通过形成硬掩膜层堆栈及采用基于电浆的掩膜图案化制程形成沟道半导体合金。当形成复杂的高介电系数金属栅极电极结构时，可依据选择性外延生长技术及包含至少二个硬掩膜层的硬掩膜，而形成临界调整半导体合金。该硬掩膜可依据基于电浆的蚀刻制程，而加以图案化，从而在沉积该临界调整半导体材料的该进一步处理期间，提供较优的均匀性。在一些例示实施例中，在实际地选择性沉积该临界调整半导体材料之前，移除一层硬掩膜层。
文档编号H01L21/28GK102543707SQ20111044765
公开日2012年7月4日 申请日期2011年12月28日 优先权日2010年12月28日
发明者C·莱歇尔, G·比尔宁克, S·克隆霍尔兹 申请人:格罗方德半导体公司, 格罗方德半导体德累斯顿第一模数有限责任及两合公司