专利名称：一种基于多级电流镜的esd侦测箝位电路的制作方法
技术领域：
本发明属于集成电路静电防护技术领域，具体涉及一种基于多级电流镜的ESD侦测箝位电路。
背景技术：
自然界的静电放电(ESD)现象对集成电路的可靠性构成了严重的威胁。在工业界，集成电路产品的失效30%都是由于遭受静电放电现象所引起的，而且越来越小的工艺尺寸，更薄的栅氧厚度都使得集成电路受到静电放电破坏的几率大大增加。因此，改善集成电路静电放电防护的可靠性对提高产品的成品率具有不可忽视的作用。静电放电现象的模式通常分为四种HBM(人体放电模式)，匪(机器放电模式)， CDM(组件充电放电模式)以及电场感应模式(FIM)。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD 电流进行泄放。通常来说，和ESD脉冲可施加I/O焊垫与电源轨条类似，ESD放电也可发生在各个电源轨条之间。一般对于顶部轨条至底部轨条的应力而言，ESD电流通常经一电源轨箝位器件(Power Clamp)从所述顶部轨条流至所述底部轨条。而对于底部轨条至顶部轨条的应力而言，ESD电流则从所述底部轨条流至所述顶部轨条。一般而言，所述顶部轨条电极极性高于底部轨条。ESD放电通常为持续时间小于一微妙的短暂瞬态事件，而且通常ESD应力脉冲的上升时间小于十几纳秒。当在芯片的I/O焊垫上施加ESD脉冲时，ESD脉冲会因为存在ESD 保护器件而在电源轨条上产生类似快速上升的电位，故需要ESD侦测箝位电路能够检测到这些快速的能量并触发导通，以分流所产生的ESD电流。通常情况下，侦测箝位电路中的箝位器件不对存在于电源轨条上的上升时间(大于1个毫秒)比ESD事件慢得多的正常上电事件作出响应。倘若在正常上电期间，侦测箝位电路触发其内部的箝位器件导通，将会发生不可想象的毁灭性后果。一般来说，为了减少寄生总线电阻的影响，使ESD侦测箝位电路分布于I/O单元中。通过上述方式，能及时开启并使得数个箝位器件参与到泄放ESD事件中去。较佳采用 N型场效应管，衬底触发可控硅(SCR)等作ESD的箝位器件。传统的ESD侦测箝位电路如图1所示，其由一 RC延时电路，一电源轨箝位器件和 2η-1 (η为正整数)个级联的反相器组成的，RC延时电路、反相器以及电源轨箝位器件均连接于两条电源轨条间，RC延时电路的RC节点与第一级反相器相连，电源轨箝位器件与第 2η-1级反相器相连以接收ESD检测信号。由于要鉴别在电源轨条上发生的是正常上电事件(上升时间大于1个毫秒)还是ESD应力事件(上升时间小于十几纳秒)，所以常规选择RC 时间常数为(0. 1 1. 0)微秒，所谓的RC时间常数即是电阻阻值乘以电容容值；比如，选择阻值为40千欧姆的电阻，5皮法的电容，则RC时间常数为0. 2微秒。但在实际版图实现中，ESD侦测箝位电路中的电阻电容版图占了很大的面积。由于在芯片设计中，芯片面积是芯片成本的重要组成部分，所以，如何在保证侦测箝位电路正常侦测ESD的功能前提下，尽量减少电路的实际版图面积成为了一个很重要的问题。
发明内容
本发明提供了一种基于多级电流镜的ESD侦测箝位电路，在保证正常ESD侦测的功能的前提下，能够大大减少了 RC版图的芯片占用面积，进而降低相应的芯片成本。一种基于多级电流镜的ESD侦测箝位电路，包括RC延时电路；所述的RC延时电路包括一电阻和一电容；其中，电阻的一端接正电源，另一端与电容的一端相连；所述的电容的一端连接有第二电流镜和第三电流镜，另一端连接有第一电流镜， 第二电流镜分别与第一电流镜和第三电流镜相连。所述的第一电流镜包括两个NMOS管；其中第一 NMOS管的漏极与栅极和所述的电容的另一端相连，阱电极和源极接地；第二 NMOS管的漏极与所述的第二电流镜相连，栅极与第一 NMOS管的栅极相连，阱电极和源极接地；所述的第二电流镜包括两个PMOS管；其中第一 PMOS管的漏极与栅极和所述的第一电流镜相连，阱电极接正电源，源极与所述的电容的一端相连；第二 PMOS管的漏极与所述的第三电流镜相连，栅极与第一 PMOS管的栅极相连，阱电极接正电源，源极与第一 PMOS管的源极相连；所述的第三电流镜包括两个NMOS管；其中第三NMOS管的漏极与栅极和所述的第二电流镜相连，阱电极和源极接地；第四NMOS管的漏极与所述的电容的一端相连，栅极与第三NMOS管的栅极相连，阱电极和源极接地。优选地，所述的第二 NMOS管、第二 PMOS管和第四NMOS管的宽长比分别为第一 NMOS管、第一 PMOS管和第三NMOS管的宽长比的10倍；能够使RC延时电路的RC值降至理想的大小，大大减小RC版图的芯片占用面积。本发明通过多级电流镜原理将RC延时电路中RC节点处的位移电流放大，使得RC 的阻值和容值大大降低，大大减少了 RC版图的芯片占用面积，进而降低了相应的芯片成本。
图1为现有ESD侦测箝位电路的结构示意图。图2为本发明ESD侦测箝位电路的结构示意图。图3为反相器的结构示意图。图4为本发明ESD侦测箝位电路的原理示意图。
具体实施方式
为了更为具体地描述本发明，下面结合附图及具体实施方式
对本发明的技术方案及其相关原理进行详细说明。如图2所示，一种基于多级电流镜的ESD侦测箝位电路，包括一 RC延时电路、一电源轨箝位器件(Power Clamp)、三个反相器和三个电流镜；其中RC延时电路包括一电阻和一电容；其中电阻R的一端接正电源VDD，另一端与电容 C的一端以及第一反相器INV1的输入端相连；第一反相器INV1W输出端与第二反相器INV2的输入端相连，电源端接正电源VDD， 地端接地VSS ；第二反相器INV2的输出端与第三反相器INV3的输入端相连，电源端接正电源VDD， 地端接地VSS ；第三反相器INV3的输出端与电源轨箝位器件的控制端相连，电源端接正电源VDD， 地端接地VSS ；电容C的一端与第二电流镜和第三电流镜相连，另一端与第一电流镜相连，第二电流镜与第一电流镜和第三电流镜相连；第一电流镜包括两个NMOS管N1 队，第二电流镜包括两个PMOS管P1 P2,第三电流镜包括两个NMOS管N3 N4 ；其中第一 NMOS管N1的漏极与栅极和电容C的另一端相连，阱电极和源极接地VSS ；第二 NMOS管队的漏极与第一 PMOS管Pl的漏极和栅极相连，栅极与第一 NMOS管N1的栅极相连，阱电极和源极接地VSS;第一 ？| )5管？1的阱电极接正电源VDD，源极与电容C的一端相连；第二 ？1 5管己的漏极与第三NMOS管N3的漏极和栅极相连，栅极与第一 PMOS管P1的栅极相连，阱电极接正电源VDD，源极与第一 PMOS管P1的源极相连；第三NMOS管N3的阱电极和源极接地VSS ；第四NMOS管N4的漏极与电容C的一端相连，栅极与第三NMOS管N3的栅极相连，阱电极和源极接地VSS。本实施例中，反相器由一 NMOS管和一 PMOS管构成，如图3所示，其中P管和N管共栅后构成反相器的输入端，P管源极和阱电极接正电源VDD，N管的源极和阱电极接地VSS， P管的漏极和N管的漏极相连后构成反相器的输出端。本实施例中，电源轨箝位器件为一 NMOS管，其栅极与第三反相器INV3的输出端相连，漏极接正电源VDD，源极接地VSS。本实施例中，第二 NMOS管、第二 PMOS管和第四NMOS管的宽长比分别为第一 NMOS 管、第一 PMOS管和第三NMOS管的宽长比的10倍。一般而言，在系统正常上电以及正常运行期间，使电源轨箝位器件保持在关断状态至关重要。而在现在技术的应用中，一般电源将以特定的斜率上升，上升时间为几到几十个毫秒的范围内；而ESD事件期间的脉冲上升时间为小于十几纳秒。故一般取RC时间常数为几微妙。若系统初始未上电，并且所有内部节点电压均为零伏，当正常上电事件发生，RC 延时电路的RC节点会随着电源轨VDD电压上升而上升，斜率与上电斜率基本一致，这是由于电源轨条的dV/dT较低，故该点位移电流微乎其微。如图4所示，多级电流镜因为参考电流源为电容C上的位移电流，所以不进行电路放大工作；而且，因为RC节点电位跟电源轨VDD电压压差几乎为零，所以第一反相器INV1的输入端与电源轨VDD电压压差也几乎为零，故第一反相器INV1的PMOS管关断，而当第一反相器INV1的输入端与电源轨VSS电压压差大于第一反相器INV1中NMOS管的开启电压时， 该NMOS管开启导通，并且使第一反相器INV1的输入端的电位保持为电源轨VSS低电位；而第二反相器INV2的输出端电平为第一反相器INV1输出端的反向，如第一反相器INV1输出高电平，则第二反相器INV2输出低电平。当ESD事件到来时，由于电源轨条的dV/dT较高，会在电容C产生位移电流I1，而在很短的时间内，由于电压建立迅速，多级电流镜的MOS管就能建立起正常的工作状态。若第一 NMOS管N1宽长比为WmnlO/LmnlO，第二匪OS管队宽长比为Wmnll/Lmnll， 第一 PMOS管P1宽长比为Wmp20/Lmp20，第二 PMOS管P2宽长比为Wmp21/Lmp21，第三NMOS 管N3宽长比为Wmn30/Lmn30，第四匪OS管N4宽长比为Wmn31/Lmn31。则根据电流镜原理，I2= (ffmn 11 /Lmn 11)/ (ffmn 10/Lmn 10)11 ；类似的，I3 = (Wmp21/ Lmp21)/(Wmp20/Lmp20)I2，同样的，I4= (Wmn31/Lmn31) / (Wmn30/Lmn30) I30 本实施方式中(Wmnll/Lmnll)/(Wmn10/Lmn10) = (Wmp21/Lmp21)/(Wmp20/Lmp20) = (Wmn31/Lmn31)/ (Wmn30/Lmn30) = 10，贝丨J I4 = IOOOI1,13 = IOOIijI2 = IOI1,15 = 12+13。可以看出，通过多级电流镜的放大电流，使得原先RC节点处的位移电流(I = I4+I5= IlllI1)被放大至1111 倍。现有技术的ESD侦测箝位电路为了保证RC时间常数为0. 2微秒，则需要使电阻R 阻值为40ΚΩ，电容C容值为5pF。而本实施方式因为存在多级电流镜的电流倍增，假设电流倍增大约1000倍，则可以将电阻R阻值设为4ΚΩ，电容C容值为0. 05pF，但时间常数仍然为0.2微秒。故本实施方式在保持原先功能的情况下，使得电容电阻值大大降低，直接的优点就是版图面积大大减少。
权利要求
1.一种基于多级电流镜的ESD侦测箝位电路，包括RC延时电路；所述的RC延时电路包括一电阻和一电容；其中，电阻的一端接正电源，另一端与电容的一端相连；其特征在于所述的电容的一端连接有第二电流镜和第三电流镜，另一端连接有第一电流镜，第二电流镜分别与第一电流镜和第三电流镜相连。
2.根据权利要求1所述的基于多级电流镜的ESD侦测箝位电路，其特征在于所述的第一电流镜包括两个NMOS管；其中第一 NMOS管的漏极与栅极和所述的电容的另一端相连，阱电极和源极接地；第二 NMOS管的漏极与所述的第二电流镜相连，栅极与第一 NMOS管的栅极相连，阱电极和源极接地；所述的第二电流镜包括两个PMOS管；其中第一 PMOS管的漏极与栅极和所述的第一电流镜相连，阱电极接正电源，源极与所述的电容的一端相连；第二 PMOS管的漏极与所述的第三电流镜相连，栅极与第一 PMOS管的栅极相连，阱电极接正电源，源极与第一 PMOS管的源极相连；所述的第三电流镜包括两个NMOS管；其中第三NMOS管的漏极与栅极和所述的第二电流镜相连，阱电极和源极接地；第四NMOS管的漏极与所述的电容的一端相连，栅极与第三NMOS管的栅极相连，阱电极和源极接地。
3.根据权利要求2所述的基于多级电流镜的ESD侦测箝位电路，其特征在于所述的第二 NMOS管、第二 PMOS管和第四NMOS管的宽长比分别为第一 NMOS管、第一 PMOS管和第三NMOS管的宽长比的10倍。
全文摘要
本发明公开了一种基于多级电流镜的ESD侦测箝位电路，包括RC延时电路；RC延时电路中的电容的一端连接有第二电流镜和第三电流镜，另一端连接有第一电流镜，第二电流镜分别与第一电流镜和第三电流镜相连。本发明通过多级电流镜原理将RC延时电路中RC节点处的位移电流放大，使得RC的阻值和容值大大降低，大大减少了RC版图的芯片占用面积，进而降低了相应的芯片成本。
文档编号H01L23/62GK102543963SQ20121002837
公开日2012年7月4日 申请日期2012年2月9日 优先权日2012年2月9日
发明者吴健, 曾杰, 苗萌, 董树荣, 郑剑锋, 隋文泉, 韩雁, 马飞 申请人:浙江大学