专利名称：具有嵌埋的低介电系数金属化的半导体器件的制作方法
技术领域：
一般而言，本发明系关于复杂的集成电路，且尤系关于具有嵌埋的低介电系数金属化的半导体器件。
背景技术：
在现代的超高密度集成电路中，器件特征的尺寸已稳定地减小，以增强该半导体器件的效能及该电路的整体功能性。然而，为了因应特征尺寸的持续缩小，特定的与尺寸有关的问题遂浮出台面，这些问题至少可部分地抵销单单通过简单的尺寸減少便可获得的好处。一般而言，举例来说，电路组件(例如，MOS晶体管及类似者)可因该晶体管组件的减小的沟道长度，而导致较优的效能特性，从而产生较高的驱动电流能力及增强的切換速度。然而，在减小沟道长度时，邻近晶体管之间的间距也会同样地减小，从而限制该导电接点组件(例如，提供电性连接至该晶体管的那些组件，像是接点通孔及类似者)的尺寸，该导电接点组件可设置在该可用的芯片区域(real estate)内。因此，导电接点组件的电阻在该整体晶体管设计中，会变成有意义的议题，这是由于这些组件的截面积也类似地减小。此夕卜，该接点通孔的截面积，连同它们所包含的材料的特性，可对这些电路组件的有效电阻及整体效能产生有意义的影响。因此，改进各种金属化系统的功能性及效能，在设计现代半导体器件中，已经变得重要。这种改进的ー个范例是在集成电路器件中增强使用铜金属化系统、及在这种器件中使用所谓的“低介电系数”介电材料(具有小于3的介电常数的材料)。相较于例如使用钨作为导电线及通孔的习知金属化系统，铜金属化系统展现改进的电性导电性。使用低介电系数介电材料也倾向通过降低串音而改进讯号噪声比(S/N比)(相较于具有较高介电常数的其它介电材料)。然而，使用这种低介电系数介电材料可能会产生问题，这是因为相较于ー些其它介电材料，它们倾向较无法抵抗金属迁移。图I为例示的半导体器件100 (也就是例示的eDRAM(嵌埋式动态随机存取内存)器件，为了讨论的目的)的简化和示意的截面视图。如此处所绘示的，该eDRAM是形成在基板102中及上，并且，一般而言，它包含逻辑区域104 (各种逻辑器件可形成在逻辑区域104)及内存数组106(各种内存组件可形成在内存数组106)。该逻辑区域104及该内存数组106被隔离结构(例如，例示的沟槽隔离结构108)加以分离。该内存数组106至少包含复数个示意地绘示的电容器110 (例如，单侧式电容器)，该电容器110是电性耦接至板接点111。该电容器110是形成在非低介电系数介电材料(具有大于3的介电常数的材料)层112中，例如，ニ氧化硅，其是形成在该基板102的表面上方。至该器件的该逻辑区域104的电性连接通常是通过延伸长度接点114所制造。在图I中所绘示的实施例中，该内存数组106中的该电容器110是在形成该延伸长度接点114之前形成。蚀刻停止层116是形成在该层112上方，并且，形成含铜金属化组件(例如，金属 线118及通孔120)，以提供电性连接至该逻辑区域104及该内存数组106。该含铜金属化组件是形成在介电材料层122中，该介电材料层122通常包含低介电系数材料，以增强该含铜金属化组件的效能。一般而言，该延伸长度接点114包含导电材料(例如，钨)。该延伸长度接点114的深宽比(aspect ratio)通常非常高,并且可为15_20的级数。这种高深宽比开ロ无法被铜稳定地填充。此外，在不容易以任何材料填充高深宽比开ロ的情况下，该延伸长度接点114的该开ロ的深宽比倾向于限制该内存数组106中的该电容器110的高度。本发明是关于避免或至少降低以上所确认的一个或多个问题的效应的方法及器件。
发明内容
下文呈现本发明的简化概要，以为了提供此处所揭露的一些态样的基本了解。此概要并非该发明的详尽综述，也不打算确认此处所揭露的标的的关键或重要组件。它的唯一目的是在简化的形成呈现ー些态样，以作为接下来所讨论的更详细描述的序文。一般而言，此处所揭露的标的是关于具有嵌埋的低介电系数金属化的半导体器件及制造这种器件的方法。揭露ー种方法，其包含在半导体器件的逻辑区域中形成导电地耦接至复数个逻辑器件的复数个铜金属化层、以及于形成该复数个铜金属化层后在该半导体器件的内存数组中形成复数个电容器。在ー个例示实施例中，是以没有低介电系数介电材料(介电系数值小于3)呈现在该个别电容器与围绕该内存数组的沟槽之间的方式形成该电容器，但该逻辑区域中的该铜金属化层是形成在低介电系数介电材料层中。也揭露ー种半导体器件，其包含区域、内存数组、导电接点板、及复数个铜金属化层，其中，该区域包含复数个逻辑器件，该内存数组包含复数个电容器，该导电接点板是导电地耦接至该复数个电容器，而该复数个铜金属化层是导电地耦接至该逻辑器件，并且，该复数个铜金属化层是位于低于该导电接点板的底表面的高度的高度处。
本发明可通过參考接下来的描述连同伴随的图式而加以了解，在该图式中，相同的參考编号代表相同的组件，并且，其中，图I示意地例示例示的习知半导体器件，其包含逻辑区域及具有复数个电容器结构形成于其内的内存数组；图2示意地绘示此处所揭露的半导体器件的ー个例示实施例；以及图3A-3Q绘示用以形成此处所揭露的该半导体器件的ー个例示制程流程。虽然此处所揭露的标的可作各种修改及替换形式，但其特定实施例已经藉由该等图式中的范例来加以显示，并在此处详细描述。然而应了解到，此处所描述的特定实施例并不打算将本发明限制至所揭露的特定形成，相反地，是打算涵盖落于由该附加的权利要求所定义的本发明的精神与范围内的所有修改、等效物、及替换品。
具体实施方式
本标的的各种例示实施例描述如下。为了简洁起见，并非实际实作的所有特征均在说明书中有所描述。当然，将体会到，在任何这种实际实作的发展中，必需作出许多实作特定决定，以完成发展者的特定目标，例如，符合与系统相关及与商业相关的限制，其将随着实作的不同而有所变化。此外，将体会到，这种发展努力可能是复杂且耗时的，但会是本领域中具有此发明的利益的通常技术者所从事的例行工作。本标的现在将參考该等附加的图式加以描述。各种结构及器件是以本领域中熟习技术者所周知的细节而示意地绘示在该等图式中，以仅供解释之用，而不致于模糊化本发明。然而，包含该附加的图式，以描述及解释本发明的例示范例。此处所使用的文字及词句，应了解并解读为具有与相关领域中的熟习技术者对于那些文字及词句的了解相同的意义。此处的术语或词句的一致用法并不暗示该术语或词句有特别的定义，也就是，不同于本领域中熟习技术者所了解的通常意义不同的定义。如果术语或词句打算具有除了熟习技术者所了解以外的特定意义，则这种特别定义将明白地在说明书中以明确方式加以提及，该 明确方式会直接且毫无疑义地提供该术语或词周的特别定义。图2绘示此处所揭露的新颖半导体器件200的ー个例示实施例。在该绘示的实施例中，该例示器件200为具有复数个例示双侧式电容器210的eDRAM(嵌埋式随机存取内存)，该等双侧式电容器210是形成在该器件200的该内存数组206中。当然，本领域中的熟习技术者，在读完本申请案后，将立即了解到此处所揭露的发明并非限制于采用双侧式电容器的电导体器件的应用。举例来说，本发明可以特定的制程流程修改(例如，此处不特定绘示的额外蚀刻及沉积步骤)，而立即与采用单侧式电容器的半导体器件一起使用。如图2所显示的，该半导体器件200包含形成在例示基板202中及上方的逻辑区域204及内存数组206，该逻辑区域204及该内存数组206被例示隔离结构(例如，例示沟槽隔离结构208)加以分离。复数个例示双侧式电容器210是形成在该内存数组206中，并且它们是导电地耦接至导电接点板211。包含导电材料的沟槽213围绕该内存数组206中的该电容器210。在一个实施例中，该沟槽213是由该导电材料层及该介电层(用来制造该电容器210)连同该导电材料(用来制造该导电接点板211)所填充。该器件200也包含复数个含铜金属化层，也就是，线(M1-M4)及通孔(V1-V3)。在该绘示的实施例中，该器件200包含4个例示铜金属化层(M1-M4 ;V1-V3)。然而，如本领域中的熟习技术者于读完本申请案后将了解到的，本发明并不限制于任何特定数量的金属化层。该器件200包含第一介电层220、复数个低介电系数介电层(222A-D)(由具有小于3的介电常数(k)的材料所制造)及复数个蚀刻停止层224A-E。该含铜金属化层M1-M4是电性耦接至该逻辑数组204中的接点205L。该电容器210是电性耦接至该内存数组106中的例示接点205M。如图2所绘示的，该含铜金属化层M1-M3有效地取代图I中所显示的该习知器件100中所绘示的该延伸长度接点114。此外，在图2中所绘示及此处所描述的该新颖器件中，该金属化层M1-M3是形成在低介电系数介电材料层222A-C中，相较于该习知半导体器件100中的该延伸长度接点114，其中，该延伸长度接点114是形成在具有较高介电常数的材料层(例如，ニ氧化硅)中。此外，该内存数组206内的该电容器210是使用非低介电系数材料(也就是，具有大于3的介电常数的材料)加以形成，但如上所注意的，低介电系数介电材料是使用在该逻辑区域204中。换ー种说法，在ー个例示实施例中，该电容器210是以没有低介电系数介电材料(介电系数值小于3)呈现在该个别电容器210及围绕该内存数组206的该沟槽213之间的这种方式形成，但该逻辑区域204中的该铜金属化层是形成在低介电系数介电材料层中。在该器件200中，该电容器210是于该金属化层M1-M3形成在该逻辑区域204后才形成。该铜金属化层M1-M4可使用用来形成铜线及通孔的传统周知的技术(例如，金属镶嵌技木)加以形成。在此处所揭露的该器件中，由于在该逻辑区域(用于该延伸长度接点114)中没有高深宽比开ロ要填充，因此，可将低于用于该电容器210的该导电接点211的底部的金属化层(在该绘示的实施例中的层M1-M3)的数量予以增加至任何希望的数量，这是由于该电容器210是于该逻辑区域204中的该金属化层后才形成。因此，在此处所揭露的该器件200中，该电容器210的高度可大至符合该器件200的电性要求所需要的。此夕卜，使用此处所揭露的该新颖技术，数个该金属化层(例如，M1-M3)可具有小于该导电接点板211的该底表面21IB的高度的集合高度 图3A-3Q绘示用来形成此处所揭露的例示半导体器件200的ー个例示制程流程。图3A为此处所揭露的在制造的早期阶段的该半导体器件200的示意、截面视图。如此处所显示的，该器件200包含该逻辑区域204及该内存数组206，该逻辑区域204及该内存数组206被隔离结构(例如，浅沟槽隔离208)所分离。例示晶体管230 (具有源扱/漏扱)是示意地绘示在该逻辑区域204中。例示的字符线232是绘示在该内存数组206中。图3A中也绘示在该逻辑区域204中的复数个接点205L、及在该内存数组206中的复数个接点205M。在该内存数组206中，也绘示复数个位线234及位线接点234A。在接下来的图式中，仅该接点205L、205M有显示，也避免模糊化本发明。此外，为了清楚起见，在接下来的图式中，该逻辑区域204中仅显示单接点205L。本领域中的熟习技术者于读完本申请案后将认识到，可采用本发明来形成金属化层至该逻辑区域204中的实质上所有该接点205L。再者，该例示晶体管230并非为器件的唯一类型，在该类型中，这种接点可制造在该逻辑区域204中。因此，此处的有限数量的接点205L的205M和该例示晶体管230的示意及简化绘示,不应被视为对本发明的限制。图3B绘示于数种制程步骤已经实施后的该半导体器件200。一般而言，如此处所揭露的，本发明涉及ー种方法，其至少包含于该铜金属化层(例如，在该绘示的实施例中的M1-M3)已经形成在该逻辑区域204后，在该内存数组206中形成该电容器210。再者，使用此处所揭露的该方法，该铜金属化层M1-M3可形成在低介电系数介电材料(例如，该低介电系数介电层222A-C)中，而该电容器210是使用非低介电系数介电材料而形成在该内存数组206中。如先前所注意的，在一个范例中，该电容器210是以没有低介电系数介电材料(介电系数值小于3)呈现在该个别电容器210与该沟槽213之间的方式加以形成，但该铜金属化层(例如，该逻辑区域204中的M1-M3)是形成在低介电系数介电材料层中。此外，此处所揭露的该方法包含移除该蚀刻停止层224B、224C中延伸进入该内存数组206的部分，但将该蚀刻停止层224B、224C在该逻辑区域204中的部分留下来。可通过周知的匹配及蚀刻技术，来完成移除部分该蚀刻停止层224B、224C。如图3B中所显示的，该制程涉及在邻近该接点205L、205M的该逻辑区域204及该内存数组206中形成第一介电层220。该第一介电层220可包含任何非低介电系数材料，例如，ニ氧化硅，具有大于3的介电常数。该第一介电层220可包含针对该蚀刻停止层224A-C而言、会被选择地蚀刻的材料。在ー个例示实施例中，该第一介电层220可为ニ氧化硅，并且，它可具有50-250纳米的厚度，视该晶体管闸极电极的高度及该接点的高度而定。该蚀刻停止层224A-E可包含针对该低介电系数层222A-D及该第一介电层220而言、会被选择地蚀刻的材料。在ー个例示实施例中，该蚀刻停止层224A-E可为氮化硅、碳化硅、BLOCKTM、或其它类似材料，并且，它们各者均具有10-50纳米的厚度。该低介电系数介电层222A-E可包含针对该蚀刻停止层224A-E及该第一介电层220而言、会被选择地蚀刻的材料。在一个例示实施例中，该低介电系数介电层222A-D可包含掺杂有碳的氧化硅，并且，它们可具有200-600纳米的厚度。该蚀刻停止层224A-E不需均具有相同材料或相同厚度。类似地，该低介电系数介电层222A-D不需均具有相同材料或相同厚度。该第一介电层220、该蚀刻停止层224A-E及该低介电系数介电层222A-D可使用多种已知的沉积技术加以形成，例如，化学气相沉积(CVD)、电浆加强化学气相沉积(PECVD)、原子层沉积(ALD)等图3B绘示在制作点的该半导体器件200，其中，该第一介电层220已经沉积邻近该接点205L、205M，并于之后被施予平坦化制程(例如，化学机械研磨)。该蚀刻停止层224A及低介电系数层222k接着形成在该第一介电层220上方。该含铜金属化Ml (例如，金属线)接着使用用来形成包含铜的导电线及通孔的任何ー种已知技术(例如，金属镶嵌技木)加以形成在该器件200上，其均为本领域中的熟习技术者所周知。因此，为了不模糊化本发明，在该等图式中并没有绘示阻障层及类似者(其通常是相关于这种含铜金属化系统)的细节。注意在该内存数组206中并没有移除该蚀刻停止层224A。接着，如图3C所显示的，该蚀刻停止层224B是使用已知技术而形成在该内存数组206及该逻辑区域204上方，并接着通过实施已知的掩膜及蚀刻技术而在该内存数组206上方的该区域中被移除。为了不模糊化本发明，并没有显示用来图案化该蚀刻停止层224A的该掩膜(例如，光阻)。之后，如图3D所显示的，形成该低介电系数层222B，并且，该接下来的金属化层M2及Vl是形成在该低介电系数层222B中，其中，该通孔Vl延伸通过该蚀刻停止层224B，以导电地接触该金属线Ml。再次地，该含铜金属化结构(例如，线M2及通孔VI)是使用用来形成这种结构的周知技术加以形成。接着，如图3E所显示的，该蚀刻停止层224C是使用已知技术而形成在该内存数组206及该逻辑区域204上方，并接着通过实施已知的掩膜及蚀刻技术而在该内存数组206上方的该区域中被移除。再次地，为了不模糊化本发明，没有显示用来图案化该蚀刻停止层224C的该掩膜(例如，光阻)。接着，如图3F所显示的，形成该低介电系数层222C，并且，该接下来的金属化层M3及V2是形成在该低介电系数层222C中，其中，该通孔V2延伸通过该蚀刻停止层224C，以导电地接触该金属线M2。再次地，该含铜金属化结构、线M3及通孔V2是使用用来形成这种结构的周知技术加以形成。接着，如图3G及3H(该内存数组206的部分平面视图)所显示的，该蚀刻停止层224D是使用已知技术而形成在该内存数组206及该逻辑区域204上方。之后，复数个开ロ240及围绕的沟槽213是使用已知的掩膜及蚀刻技术，而形成在该内存数组206中及邻近该内存数组206。没有绘示该掩膜及相关蚀刻步骤，以不模糊化本发明。该开ロ 240将被使用来形成该内存数组206中的该电容器210。该开ロ 240的尺寸、形状、高度及布局，并因此该电容器210，可依据该特定应用及该器件200所需的希望或要求的电容性，而加以变化。在此处所绘示的该例示范例中，该开ロ 240在平面视图中具有大约椭圆形组构(见图3H)，并且，它们是排列成交错的列及行组构，如图3H所绘示的。注意该开ロ 240是通过蚀刻经过该蚀刻停止层224D、该低介电系数介电层222A-C及该蚀刻停止层224A加以形成。此可通过实施已知蚀刻技术(干式各向异性蚀刻技木)加以完成，并且，它可通过实施ー个或多个蚀刻步骤加以完成。该制程的结果是，该接合250M的该表面241在每ー个该开ロ 240内暴露。该沟槽213在平面视图中,可为任何尺寸、形状或组构。在此处所绘示的该例示范例中，该沟槽213具有大致上矩形组构。在形成该沟槽213中，于蚀刻经过该蚀刻停止层224A的过蚀刻(over etching)应精确地控制，以使该沟槽240T的该开ロ不致于一直延伸经过该第一介电层220，并可能损坏该第一介电层220下方的结构。当该沟槽214被例如各种导电及绝缘材料最終地填充时，它将那个电容器210与其它围绕结构(例如，该逻辑区域204)有效地隔离。如本领域中的熟习技 术者所将认识到的，该沟槽213在该电容器210的电性效能或特性中，不会扮演任何重要的角色。在图3I-3P中，只绘示该内存数组206，部分该器件200，已促进用来形成该双侧式电容器210的步骤的讨论。此外，该基板202也将从这些视图中删除。如先前所注意的，双侧式电容器及它们的形成方式已为本领域中的熟习技术者所周知。因此，此外所揭露的用来形成这种电容器的特别方法及结构是只通过范例加以提供，并且，它们不应被视为本发明的限制。如图31所显示的，第一导电层250是形成在该内存数组206中，并且，特别是在该开ロ 240、240T。该第一导电层250可包含任何导电材料,并且,它可通过各种技术加以形成。在ー个例示实施例中，该第一导电层250可为氮化钛，并且，它可通过ALD制程而形成5-15纳米的厚度。此第一导电层250覆盖该开ロ 240、240T的侧面，并且接触该内存数组206中的该接点205M的该表面241。接下来，如图3J所显示的，移除该第一导电层250位于该蚀刻停止层224D的顶表面225的部分。此可通过实施已知的蚀刻及/或平坦化方法(例如，化学机械研磨(CMP))加以完成。接下来，如图3K及3L(部分平面视图)所显示的，实施各种步骤，以移除该内存数组206内的该低介电系数介电材料，例如，层222A-C。此涉及在该蚀刻停止层224D上方形成掩膜244 (仅显示在图3L中)。该掩膜244覆盖该开ロ 240、240T，并且包含暴露该下方的蚀刻停止层224D的复数个例示掩膜开ロ 244A (仅绘示其中两个)。该掩膜224的材料、连同该掩膜开ロ 244A的数量、尺寸及形状，可依据该应用而变化。之后，在该内存数组206上方的该区域中的该蚀刻停止层224D上，实施蚀刻制程，以选择地移除该蚀刻停止层224D中通过该掩膜开ロ 244A所暴露的该部分，但允许该蚀刻停止层224D中位于该内存数组206上方的其它部分仍然原封不动。该蚀刻停止层224D在该内存数组206上方的该剩余部分用来在接下来的处理中，对该第一导电层250的直立部分提供机械强度。该蚀刻制程选择地针对该第一导电层250，移除该蚀刻停止层224D的该暴露部分，如在该区域245中所指示的。如图3L中所显示的该蚀刻制程的结果是，在该内存数组206中的该开ロ 240的外侧上的该低介电系数介电材料224C是暴露的，以供进一步蚀刻及移除，如下文中所详细描述的。接下来，如图3M所显示的，实施湿式蚀刻制程，以移除该沟槽213内该内存数组206中的该低介电系数介电材料，例如，该层222A-C。使用湿式蚀刻制程，以致于该酸可在以上所描述的该蚀刻制程期间，流动经过该蚀刻停止层224D中所形成的该开ロ，并且，实质地接触该内存数组206中的所有该低介电系数介电材料。再次地，在此蚀刻制程期间，该蚀刻停止层224D的该剩余部分仍然原地不动，以对该第一导电层250中最終将变成部分该电容器210的该直立部分提供机械强度。该围绕的沟槽240T、213有效地防止该湿式化学蚀刻掉该逻辑区域204中的该层222A-D。之后，如图3N中所显示的，该电容器绝缘层254是形成在该内存数组206中，并且特别是在该开ロ 240中并围绕沟槽213。该电容器绝缘层254可包含任何非低介电系数绝缘材料，并且，它可通过各种技术加以形成。在ー个例示实施例中，该电容器绝缘层254可为高介电系数介电材料(介电系数值大于10)，例如，氧化铪或氧化锆。该电容器绝缘层254可通过例如ALD制程加以形成，并且，它可具有2-10纳米的厚度。注意，该第一导电层250的该直立部分的两个侧面皆被该电容器绝缘层254所覆盖。之后，如图30所显示的，第二导电层256是形成在该电容器绝缘层254上的该内存数组206中。该第二导电层256可包含任何导电材料，并且，它可通过各种技术加以形成。在ー个例示实施例中，该第二导电层256可包含氮化钛，并且，它可通过ALD制程而形成5-15纳米的厚度。之后，如图3P所显示的，导电接点板211是形成在该第二导电层256上的该内存数组206中，并且实质地填充该内存数组206。该导电接点板211可包含任何导电材料，并且，它可通过各种技术加以形成。在ー个例示实施例中，该导电接点板211可包含钨，并且，它可通过CVD制程而形成50-150纳米的厚度271。掩膜层272是形成在该导电接点板211上方，以致于上覆该逻辑区域204中的该蚀刻停止层224D的该材料，也就是部分第一绝缘层254、该第二导电层256及该导电接点板211，可通过实施一个或多个蚀刻制程加以移除。接下来，如图3Q所显示的，另ー个包含金属线M4及通孔V3的含铜金属化系统是使用已知技术加以形成。注意，该导电接点板211的该底表面211B是在该金属化层中包含该金属线M3的该上表面275上方。因此，本发明提供形成在低介电系数介电材料中的嵌埋式铜接点，至该器件200的该逻辑区域204中的各种逻辑器件。此组构可针对该器件200提供增强的效能能力。邻近该内存数组的低介电系数材料的出现，会因为该沟槽213的出现，而不致对该电容器210的功能或容量造成损害，该沟槽213有助于将该内存数组206中的该电容器210与其它围绕结构(包含该逻辑区域204中的该低介电系数介电材料)予以隔离。此处所揭露的器件及方法也提供该电容器210包含非低介电系数介电材料，从而倾向增强该电容器210的效能。理想上，该逻辑区域204上方的该蚀刻停止材料的厚度281及该内存数组206上方该蚀刻停止材料的厚度282应大约相等，以促进进ー步处理。因此，如图3Q所显示的，蚀刻停止层224F可接着形成在该逻辑区域204及该内存数组206之上。该蚀刻停止层224F可包含类似于先前所描述的其它蚀刻停止层的材料。在ー个例示范例中，该厚度281、282可大约为15-50纳米。此厚度类似性可通过至少两个替换技术加以完成。首先，可移除该蚀刻停止层224D的该剩余部分，并且，在该逻辑区域204及该内存数组206上方，形成额外的蚀刻停止层224F至该希望的厚度。或者，如果该蚀刻停止层224D在该逻辑区域204上 方的部分，于接下来的蚀刻停止层224F形成在该逻辑区域204及该内存数组206上方时仍然存在，则可实施薄化制程，以将该逻辑区域204上方的该蚀刻停止材料的厚度降低至该希望的厚度281。以上所揭露的特别实施例仅为例示，因为本发明可以对于具有此处的教示的利益的本领域中的熟习技术者而言，不同但等效的方式加以修改及实施。举例来说，以上所揭露的该制程步骤可以不同的顺序加以实施。此外，除了权利要求书中所描述的以外，并不 打算对显示于此处的建构或设计的细节加上任何限制。因此，很明显的，以上所揭露的特别实施例可加以改变或修改，并且，所有这种变化均应视为在本发明的范围及精神内。相应地，此处所寻求的保护是提出于权利要求书中。
权利要求
1.ー种方法，包含 在半导体器件的逻辑区域及内存数组内形成复数个低介电系数介电层； 在该复数个低介电系数介电层上方形成蚀刻停止层； 在该半导体器件的该逻辑区域中形成导电地耦接至复数个逻辑器件的复数个铜金属化层，其中，该铜金属化层是位于该低介电系数介电层；以及 在形成该复数个铜金属化层后，在该半导体器件的内存数组中形成复数个电容器，其中，形成该复数个电容器包含 在该内存数组上方的该区域中的该蚀刻停止层中形成复数个开ロ；以及在该蚀刻停止层中经由该开ロ实施至少ー个蚀刻制程，以从该内存数组内移除该低介电系数介电层。
2.如权利要求I所述的方法，复包含形成围绕该内存数组的沟槽及形成导电性耦接至该复数个电容器的导电接点板，其中，一部分该导电接点板延伸进入该沟槽。
3.如权利要求2所述的方法，其中，该导电接点板在该内存数组的该复数个电容器之间延伸。
4.如权利要求I所述的方法，其中，除了低介电系数介电材料以外的材料是位于该内存数组中的该复数个电容器之间。
5.如权利要求I所述的方法，其中，形成该复数个铜金属化层包含形成复数个铜线及铜通孔。
6.如权利要求I所述的方法，复包含形成导电地耦接至该复数个电容器的导电接点板，其中，该导电接点板的底表面高于该复数个铜金属化层的最上表面。
7.如权利要求I所述的方法，其中，形成该复数个电容器包含形成复数个双侧式电容器。
8.如权利要求I所述的方法，其中，该电容器是使用非低介电系数介电材料加以形成。
9.ー种方法，包含 在半导体器件的逻辑区域及内存数组内形成复数个低介电系数介电层； 在该复数个低介电系数介电层上方形成蚀刻停止层； 在该半导体器件的该逻辑区域中形成导电地耦接至复数个逻辑器件的复数个铜金属化层，其中，该铜金属化层是位于该低介电系数介电层中； 在形成该复数个铜金属化层后，在该半导体器件的内存数组中形成复数个电容器，其中，形成该复数个电容器包含 在该内存数组上方的该区域中的该蚀刻停止层中形成复数个开ロ ；以及在该蚀刻停止层中经由该开ロ实施至少ー个蚀刻制程，以从该内存数组内移除该低介电系数介电层； 形成围绕该内存数组的沟槽；以及 形成导电地耦接至该复数个电容器的导电接点板，其中，该导电接点板的底表面高于该复数个铜金属化层的最上表面，并且其中，一部分该导电接点板延伸进入该沟槽。
10.如权利要求9所述的方法，其中，该电容器是使用非低介电系数介电材料加以形成。
11.如权利要求9所述的方法，其中，除了低介电系数介电材料以外的材料是位于该内存数组中的该复数个电容器之间。
12.—种半导体器件，包含 区域，包含复数个逻辑器件； 内存数组，包含复数个电容器； 导电接点板，导电地耦接至该复数个电容器，该导电接点板具有底表面；以及复数个铜金属化层，导电地耦接至该逻辑器件，该复数个铜金属化层位于低于该导电接点板的该底表面的高度之高度处，其中，该铜金属化层是位于复数个低介电系数介电材料层中，每个该低介电系数介电材料层皆被包含逻辑器件的该区域中的蚀刻停止层所分 离。
13.如权利要求12所述的器件，复包含围绕该内存数组的沟槽，其中，一部分该导电接点板延伸进入该沟槽。
14.如权利要求13所述的器件，其中，该沟槽延伸进入位于基板上方的介电层，该内存数组是位于该基板上，并且该沟槽的底部没有接触该内存数组中的内存器件的导电接点。
15.如权利要求12所述的器件，其中，除了低介电系数介电材料以外的材料是位于该内存数组中的该复数个电容器之间。
16.如权利要求12所述的器件，其中，该导电接点板在该内存数组中的该复数个电容器之间延伸。
17.如权利要求12所述的器件，其中，该复数个电容器为双侧式电容器。
18.如权利要求12所述的器件，其中，该复数个铜金属化层在该复数个电容器形成之前形成。
19.如权利要求12所述的器件，其中，该电容器是使用非低介电系数介电材料加以形成。
20.如权利要求12所述的器件，其中，该蚀刻停止层没有延伸进入该内存组。
21.一种半导体器件，包含 区域，包含复数个逻辑器件； 内存数组，包含复数个电容器，该复数个电容器包含非低介电系数介电材料； 导电接点板，导电地耦接至该复数个电容器，该导电接点板具有底表面； 复数个铜金属化层，导电地耦接至该逻辑器件，该复数个铜金属化层是位于低于该导电接点板的该底表面的高度之高度处，其中，该铜金属化层是位于复数个低介电系数介电材料层中，每ー个该低介电系数介电材料层皆被包含逻辑器件的该区域中的蚀刻停止层所分离；以及 沟槽，围绕该内存数组，其中，一部分该导电接点板延伸进入该沟槽。
22.如权利要求21所述的器件，其中，该沟槽延伸进入位于基板上方的介电层，该内存数组是位于该基板上，并且该沟槽的底部没有接触该内存数组中的内存器件的接点。
23.如权利要求21所述的器件，其中，除了低介电系数介电材料以外的材料是位于该内存数组中的该复数个电容器之间。
24.如权利要求21所述的器件，其中，该导电接点板在该内存数组中的该复数个电容器之间延伸。
全文摘要
一种具有嵌埋的低介电系数金属化的半导体器件，以及揭露一种方法包含形成耦接至半导体器件的逻辑区域中的复数个逻辑器件的复数个铜金属化层，以及，在形成该复数个铜金属化层后，在该半导体器件的内存数组中形成复数个电容器。该电容器是使用非低介电系数介电材料加以形成，而该铜金属化层是形成在低介电系数介电材料(介电系数值小于3)层中。也揭露一种半导体器件包含复数个逻辑器件、包含复数个电容器的内存数组、耦接至该复数个电容器的导电接点板、以及耦接至该逻辑器件的复数个铜金属化层，其中，该复数个铜金属化层系位于低于该接点板的底表面的高度之高度处。除了低介电系数介电材料以外的材料是位于该内存数组中的该复数个电容器之间。
文档编号H01L27/108GK102646639SQ20121003391
公开日2012年8月22日 申请日期2012年2月15日 优先权日2011年2月15日
发明者P·巴尔斯, T·施勒塞尔 申请人:格罗方德半导体公司