专利名称：具有应力减少夹层的多层金属化的制作方法
技术领域：
本申请涉及用于半导体器件的厚布线层、具体地涉及减少厚布线层引起的应力。
背景技术：
在功率半导体应用中用作最后金属层的厚Cu膜(例如5至50 μ m厚)由于在Cu与半导体衬底(比如Si晶片)之间的热膨胀失配而施加强张应力。张力在室温以上以及下至-50°C或者_70°C成问题从而造成严重晶片弯曲(bow)。弯曲的晶片引起光刻步进机系统的未对焦问题，因此限制附加光刻工艺的使用。此外，晶片弯曲在晶片打薄之后增加。弯曲晶片的进一步加工证实很困难。常规Cu最后金属层的厚度通常在12μπι以下以使上文描述的晶片弯曲问题最小化。可以明显冷却晶片(例如<=-70°C )以减少晶片弯曲。然而需要更厚Cu层(例如>20 μ m)以支持高级器件技术。此外，当随后在>130°C的温度冷却晶片时丧失晶片低温冷却的效果，因为原有晶片弯曲在这些温度复原。这样的提升温度在光刻抗蚀剂的标准预烘焙步骤期间已经出现。
发明内容
这里描述的实施例涉及形成包括一个或者多个夹层的后金属化，所述夹层减少或者消除金属化对下层半导体衬底施加的张应力并且增加热力学稳定性。夹层可以包括施加如下应力的任何传导或者半传导材料，该应力至少部分抵消金属化在室温及以上对下层半导体衬底施加的应力。例如，Cu和Al 二者在室温及以上对Si晶片施加张(膨胀)应力，并且夹层施加抵消这一张应力的压应力。根据一种用于半导体器件的布线结构的一个实施例，该布线结构包括多层金属化，具有至少5 μ m的总厚度；以及夹层，设置于多层金属化中，其中夹层的第一侧邻接多层金属化的一层并且夹层的第二相反侧邻接多层金属化的不同层。夹层包括W、WTi、Ta、TaN、TiW、TiN、金属硅化物、WSi、MoSi、TiSi和TaSi中的至少一种。根据一种用于半导体器件的布线结构的另一实施例，该布线结构包括多层金属化，具有至少5μπι的总厚度；以及夹层，设置于多层金属化中，其中夹层的第一侧邻接多层金属化的第一部分并且夹层的第二相反侧邻接多层金属化的不同部分。夹层施加应力，该应力在室温及以上至少部分抵消多层金属化施加的应力。根据一种制造用于半导体器件的布线结构的方法的一个实施例，该方法包括在设置于半导体衬底上的半导体器件区域之上形成多层金属化。多层金属化具有至少5 μ m的总厚度。该方法还包括在多层金属化中设置夹层，其中夹层的第一侧邻接多层金属化的一层并且夹层的第二相反侧邻接多层金属化的不同层。夹层包括W、WTi、Ta、TaN、Tiff, TiN、金属硅化物、WSi、MoSi、TiSi和TaSi中的至少一种。根据一种制造用于半导体器件的布线结构的方法的另一实施例，该方法包括在设置于半导体衬底上的半导体器件区域之上形成多层金属化。多层金属化具有至少5 μ m的总厚度。该方法还包括在多层金属化中设置夹层，其中夹层的第一侧邻接多层金属化的第一部分并且夹层的第二相反侧邻接多层金属化的不同部分。夹层施加应力，该应力在室温及以上至少部分抵消多层金属化对衬底施加的应力。本领域技术人员将在阅读下文具体描述时和在查看附图时认识附加特征和优点。
附图的要素未必相对于彼此按比例。相似标号表示对应类似部分。各种所示实施例的特征除非它们相互排斥否则可以被组合。在附图中描绘并且在下文的描述中详述实施例。图I图示了根据一个实施例的半导体衬底的示意侧视图，该半导体衬底具有有源器件区域和设置于有源器件区域之上的多层布线结构。图2图示了根据一个实施例的多层布线结构的示意侧视图。图3图示了根据另一实施例的多层布线结构的示意侧视图。图4图示了根据又一实施例的多层布线结构的示意侧视图。
具体实施例方式图I图示了在形成半导体衬底100上的有源器件区域110和设置于器件区域110之上的一个或者多个布线层之后的衬底100的一个实施例。衬底100可以是由Si、S0I(绝缘体上硅)、3丨(、6&48、6&队66、11^等制成的任何类型的半导体衬底(比如晶片)。器件区域110可以包括任何类型的有源器件(例如晶体管、二极管等)和/或无源器件(例如电容器、电阻器、电感器等)。器件区域110可以使用公知工艺来形成于体衬底100中(例如井结构中)或者衬底100上生长的外延层112中。与有源器件区域110的互连由设置于有源器件区域110上方的布线层形成。例如，最下布线层120形成于有源器件区域110上方并且被例如由电介质制成的绝缘层122从器件区域110分离。也可以如虚线所示的那样提供并且由相应绝缘层124相互分离一个或者多个附加中间布线层(未示出)。(一个或多个)下布线层122可以由Cu或者Al制成。最上布线结构130包括没有电介质层并且具有至少5μπι (例如至少12 μ m，例如至少20 μ m)的总厚度的多层金属化132。最上布线结构130也包括设置于多层金属化132中的夹层134，其中夹层134的第一侧136邻接多层金属化132的第一部分或者层140并且夹层134的第二相反侧138邻接多层金属化132的不同部分或者层142。夹层134施加如下应力，该应力至少部分抵消多层金属化132在室温及以上对下层半导体衬底100施加的应力。例如，多层金属化132可以由Cu或者Al制成。Cu和Al 二者在室温及以上对Si晶片施加张(膨胀)应力，并且夹层134施加抵消这一张应力的压应力。这样，通过在多层金属化132中包括一个或者多个夹层134来至少减少或者甚至消除多层金属化132施加的张应力。这实现使用原本由于衬底弯曲所引起的未聚焦问题而将难以使用的后续光刻工艺。通过适当选择夹层134的数量、组成和厚度，如果希望则可以甚至使最上布线结构130对半导体衬底100施加的净应力为压缩而不是张拉。对于Si晶片(衬底)和Cu多层金属化132,夹层134优选地包括WTi。作为代替，可以将至少部分传导并且施加压应力的其它压缩材料用于夹层134，例如比如W、WTi、Ta、TaN、TiW和TiN或者其它适当化合物金属或者金属硅化物(比如 WSi、MoSi、TiSi 和 TaSi )。最上布线结构130也可以包括多层金属化132设置于其上的下层144。下层144被多层金属化132的部分或者(一个或多个)层140从夹层134间隔开。在一个实施例中，下层144有与夹层134相同的组成。图2更具体地图示了最上布线结构130。根据这一实施例，单个夹层134设置于多层金属化132中。根据这一实施例，单个夹层134如果由WTi制成则具有在20nm与500nm之间的厚度(Ttt)，下层144具有至少200nm的厚度(1^)，并且多层金属化132至少为5μπι厚。例如，WTi夹层134可以约为150nm厚并且下层144可以约为300nm厚并且也由WTi制成。多层金属化132的介于夹层134的底侧136与下层144之间的部分或者层140可以至少为^111厚，例如约2.511111厚(1'。1)。多层金属化132的设置于夹层134的顶侧138上的部分或者层142可以具有与下层140相同的厚度(Te2)，例如约2.5 μ m。可以使用物理汽相沉积(PVD)工艺或者电镀工艺来形成多层金属化132。就PVD而言，工具和真空用来沉积多层金属化132并且在金属化132内形成夹层134。PVD工具可·以具有在一个室中的不同靶或者每个靶一个室(即所谓聚类工具)。电镀由于夹层形成而是更困难的工艺选项，但是仍然是PVD的可行替代。图3图示了最上布线结构130的另一实施例。根据这一实施例，三个夹层134设置于多层金属化132中。这样，多层金属化132具有四个不同Cu层200、202、204、206，其中相邻层由夹层134之一分离。在一个实施例中，每个夹层134包括WTi并且约为50nm厚(TIU_3)，并且下层144约为30nm厚(IYl)并且也由WTi制成。多层金属化132的每层200、202、204、206约为I. 25 μ m厚(Teul_4)。然而夹层134中的一个或者多个夹层可以具有不同厚度。多层金属化132的一层或者多层200、202、204、206类似地可以具有不同厚度。在每种情况下，选择夹层134的厚度和金属化层200、202、204、206的厚度以提供所需应力补偿效果，例如减少对下层半导体衬底(在图3中未示出)的过度张应力或者甚至对衬底施加净压应力。可以如上文描述的那样使用PVD或者电镀工艺来形成多层金属化132。图4图示了最上布线结构130的又一实施例。图4中所示的实施例与图3中所示的实施例类似，但是夹层134更厚。根据这一实施例，每个夹层134包括WTi并且约为150nm厚(TIU_3)，并且下层144约为300nm厚(1^)并且也由WTi制成。多层金属化132的每层 200、202、204、206 约为 I. 25 nm 厚(TCia_4)。如金属化层 200、202、204、206 中的一个或者多个金属化层可以的那样，夹层134中的一个或者多个可以具有不同厚度。一般而言，一个或者多个应力抵消夹层134可以设置于布线结构130的多层金属化132中。例如，相同或者不同厚度的一个、两个、三个、四个或者更多夹层134可以设置于多层金属化132中。夹层134施加压应力。对于Cu金属化132，夹层134适当地粘附到Cu。优选地，(一个或多个)夹层134仅在界面附近与Cu反应。溅射的WTi满足这样的要求。例如，Cu不会从多层金属化132融合(alloy)到由WTi制成的夹层134中，并且W类似地不会从WTi夹层134融合到多层金属化132中。WTi也施加压应力并且良好地粘附到Cu。电传导并且施加压应力的其它材料(比如W、Ta、TaN、Tiff和TiN)或者其它适当化合物金属或者金属硅化物(比如WSi、MoSi、TiSi和TaSi)而不是WTi可以用于夹层134。(一个或多个)夹层134的厚度对于WTi而言优选地在50到500nm的范围中。针对多层金属化132的厚度没有理论限制而仅有实际限制。这样，多层金属化132对于高功率应用而言可以相对厚(例如>5 μ m,例如>12 μ m，例如>20 μ m)。如这里描述的具有多层金属化132和一个或者多个夹层134的布线结构130产生具有若干Cu/Al和应力抵消层的序列的多级结构。多层金属化132的最后金属层142、206包含用于Cu金属化的Cu和用于Al金属化的Al并且可以用于互连(比如接线键合)。可以在形成多层金属化132和(一个或多个)夹层134之后退火半导体衬底100。例如执行退火工艺以稳定多层金属化132中的Cu并且退火工艺可以达到或者超过400°C。当在多层金属化132内嵌入这里描述的(一个或多个)夹层134时，如与在退火之前相比，在退火之后对衬底100施加更少张应力 或者甚至施加压应力。在退火工艺之后，减少或者甚至逆转晶片弯曲。最终晶片弯曲可以例如是张拉(凹入)、无弯曲或者压缩(凸起)。通过将厚的多层金属化132分成若干由应力抵消夹层134分离的更薄层140、142、200、202、204、206，在提升温度的弹性增加并且与更高热力学稳定性相关。也针对厚的铝金属化给出类似性质。比如“之下”、“以下”、“下”、“之上”、“上”等的空间相对术语用于易于描述以说明
一个元件相对于第二元件的定位。这些术语旨在于除了与图中描绘的定向不同的定向之外还涵盖器件的不同定向。另外比如“第一”、“第二”等的术语也用来描述各种元件、区域、分段等并且也并非旨在于限制。相似术语在说明书全文中指代相似要素。如这里所用，术语“具有”、“包含”、“包括”等是指示存在记载的要素或者特征但是并未排除附加要素或者特征的开放式术语。除非上下文另有明示，冠词“一个/一种”和“该/所述”旨在于包括复数以及单数。将理解除非另有明示，这里描述的各种实施例的特征可以相互组合。虽然这里已经图示和描述具体实施例，但是本领域普通技术人员将理解多种替选和/或等效实施方式可以替换示出和描述的具体实施例而未脱离本发明的范围。本申请旨在于覆盖这里讨论的具体实施例的任何适配或者变化。因此旨在于本发明仅由权利要求及其等效含义限制。
权利要求
1.一种用于半导体器件的布线结构，所述布线结构包括 多层金属化，具有至少5 μ m的总厚度；以及 夹层，设置于所述多层金属化中，其中所述夹层的第一侧邻接所述多层金属化的一层并且所述夹层的第二相反侧邻接所述多层金属化的不同层，所述夹层包括W、WTi、Ta、TaN、TiW、TiN、金属硅化物、WSi、MoSi、TiSi和TaSi中的至少一种。
2.根据权利要求I所述的布线结构，还包括所述多层金属化设置于其上的下层，所述下层被所述多层金属化的部分从所述夹层间隔开。
3.根据权利要求I所述的布线结构，还包括设置于所述多层金属化中的至少一个附加夹层，使得每个夹层被所述多层金属化的层从其它夹层间隔开，每个附加夹层包括W、WTi、 和TaSi中的至少一种。
4.根据权利要求3所述的布线结构，其中所述夹层中的至少两个夹层具有不同厚度。
5.根据权利要求3所述的布线结构，其中所述多层金属化具有在所述夹层中的相邻夹层之间的至少I μ m的厚度。
6.根据权利要求I所述的布线结构，其中所述夹层至少为20nm厚并且包括WTi。
7.根据权利要求I所述的布线结构，其中所述夹层在20nm与500nm厚之间并且包括WTi。
8.根据权利要求I所述的布线结构，其中所述多层金属化包括Cu。
9.一种用于半导体器件的布线结构，所述布线结构包括 多层金属化，具有至少5 μ m的总厚度；以及 夹层，设置于所述多层金属化中，其中所述夹层的第一侧邻接所述多层金属化的第一部分并且所述夹层的第二相反侧邻接所述多层金属化的不同部分，所述夹层施加应力，所述应力至少部分抵消所述多层金属化在室温及以上施加的应力。
10.根据权利要求9所述的布线结构，其中所述夹层至少为20nm厚。
11.根据权利要求10所述的布线结构，其中所述夹层包括WTi。
12.根据权利要求10所述的布线结构，其中所述夹层在20nm与500nm厚之间。
13.根据权利要求12所述的布线结构，其中所述夹层包括WTi。
14.根据权利要求9所述的布线结构，还包括设置于所述多层金属化中的至少一个附加夹层，使得每个夹层被所述多层金属化的层从其它夹层间隔开，每个附加夹层施加应力，所述应力至少部分抵消所述多层金属化在室温及以上施加的应力。
15.根据权利要求14所述的布线结构，其中所述多层金属化具有在所述夹层中的相邻夹层之间的至少I μ m的厚度。
16.一种制造用于半导体器件的布线结构的方法，所述方法包括 在设置于半导体衬底上的半导体器件区域之上形成多层金属化，所述多层金属化具有至少5 μ m的总厚度；并且 在所述多层金属化中设置夹层，其中所述夹层的第一侧邻接所述多层金属化的一层并且所述夹层的第二相反侧邻接所述多层金属化的不同层，所述夹层包括W、WTi、Ta、TaN、TiW、TiN、金属硅化物、WSi、MoSi、TiSi和TaSi中的至少一种。
17.根据权利要求16所述的方法，其中所述多层金属化包括Cu并且使用物理汽相沉积工艺来形成。
18.根据权利要求16所述的方法，其中所述多层金属化包括Cu并且使用电镀工艺来形成。
19.根据权利要求16所述的方法，还包括在形成所述夹层和所述多层金属化之后退火所述半导体衬底，其中在所述退火之后比在所述退火之前对所述衬底施加更少张应力。
20.根据权利要求16所述的方法，包括在所述多层金属化中设置所述夹层而Cu未从所述多层金属化融合到所述夹层中并且W未从所述夹层融合到所述多层金属化中。
21.根据权利要求16所述的方法，还包括在所述多层金属化设置于其上的所述半导体器件区域之上形成下层，所述下层具有与所述夹层相同的组成。
22.根据权利要求16所述的方法，还包括在所述多层金属化中设置至少一个附加夹层，使得每个夹层被所述多层金属化的层从其它夹层间隔开，每个附加夹层包括W、WTi、Ta、TaN、TiW、TiN、金属硅化物、WSi、MoSi、TiSi和TaSi中的至少一种。
23.一种制造用于半导体器件的布线结构的方法，所述方法包括 在设置于半导体衬底上的半导体器件区域之上形成多层金属化，所述多层金属化具有至少5 μ m的总厚度；并且 在所述多层金属化中设置夹层，其中所述夹层的第一侧邻接所述多层金属化的第一部分并且所述夹层的第二相反侧邻接所述多层金属化的不同部分，所述夹层施加应力，所述应力至少部分抵消所述多层金属化在室温及以上对所述衬底施加的应力。
24.根据权利要求23所述的方法，还包括在形成所述夹层和所述多层金属化之后退火所述半导体衬底，其中在所述退火之后比在所述退火之前对所述衬底施加更少张应力。
25.根据权利要求23所述的方法，包括在所述多层金属化中设置所述夹层而Cu未从所述多层金属化融合到所述夹层中并且W未从所述夹层融合到所述多层金属化中。
26.根据权利要求23所述的方法，还包括在所述多层金属化设置于其上的所述半导体器件区域之上形成下层。
27.根据权利要求23所述的方法，还包括在所述多层金属化中设置至少一个附加夹层，使得每个夹层被所述多层金属化的层从其它夹层间隔开，每个附加夹层施加应力，所述应力至少部分抵消所述多层金属化在室温及以上施加的应力。
全文摘要
本发明涉及具有应力减少夹层的多层金属化。一种用于半导体器件的布线结构包括多层金属化，具有至少5μm的总厚度；以及夹层，设置于多层金属化中，其中夹层的第一侧邻接多层金属化的一层并且夹层的第二相反侧邻接多层金属化的不同层。夹层包括W、WTi、Ta、TaN、TiW和TiN或者其它适当化合物金属或者金属硅化物(比如WSi、MoSi、TiSi和TaSi)中的至少一种。
文档编号H01L23/485GK102903688SQ20121026305
公开日2013年1月30日 申请日期2012年7月27日 优先权日2011年7月27日
发明者J.费尔斯特, M.施内甘斯 申请人:英飞凌科技股份有限公司