专利名称：低漏电的低压二极管芯片的制作方法
技术领域：
本实用新型涉及半导体集成电路器件领域，特别是涉及一种低漏电的低压(低于外延层材料的最高隧道击穿电压)二极管芯片。
背景技术：
在半导体技术中，二极管是一个重要的器件，一般的二极管由一个PN结构成，二极管正向导通和反向击穿的特性被广泛的应用于半导体领域。在对PN结二极管施加反向电压时，当反向电压增加到一定数值VB时，通过PN结的反向电流就会急剧上升，这种现象称为PN结的反向击穿，VB即为击穿电压。就产生的机理而言，PN结击穿可以分为雪崩击穿和隧道击穿(又称齐纳击穿)两种。其中雪崩击穿的PN结是由单边浓度较淡或双边浓度都较淡的P型半导体和N型半导体构成，空间电荷区较宽，击穿由雪崩倍增引起，其1-V曲线击穿点较直，在击穿前的反向漏电流很小，可以达到纳安级，见图1，在图1中，横坐标为电压，单位为V，纵坐标为电流，单位为μΑ。而隧道击穿的PN结是由两边浓度都极高的P型半导体和N型半导体构成，空间电荷区较窄，击穿由隧道穿透引起，其1-V曲线击穿点较软，在击穿前的反向漏电较大，达到微安级或以上，见图2，在图2中，横坐标为电压，单位为V，纵坐标为电流，单位为μΑ。以硅材料的PN结二极管为例，当PN结的击穿电压在7. 5V以上时，发生的击穿属于雪崩击穿，7. 5V为硅材料的最低雪崩击穿电压；当PN结的击穿电压在5.1V以下时,发生的击穿属于隧道击穿,5.1V为娃材料的最高隧道击穿电压；当PN结的击穿电压介于5.1V和7. 5V之间，两种击穿都有可能出现。所以在低压PN结二极管应用时(所述低压是指低的反向击穿电压，对于硅材料而言一般低于7. 5V)，当对低压PN结二极管施加反向电压时，由于反向电压低于PN结二极管材料的雪崩击穿电压，所以反向击穿为隧道击穿，使得反向漏电流在微安级或以上，从而导致漏电流过大而不符合应用要求。因此，如何提供一种低漏电的低压二极管芯片，能够使低漏电的低压二极管芯片在施加反向电压时，反向漏电流达到纳安级，已成为本领域技术人员需要解决的问题。
实用新型内容本实用新型的目的在于，提供一种低漏电的低压二极管芯片，能够使低漏电的低压二极管芯片在施加反向电压时，反向漏电流达到纳安级，所述低压是指低的反向击穿电压，一般低于7. 5V。为解决上述技术问题，本实用新型提供一种低漏电的低压二极管芯片，包括第一导电类型的衬底；外延层，设置于所述衬底的上表面， 所述外延层具有高压二极管区、三极管区以及用于隔绝所述高压二极管区和三极管区的第一导电类型的隔离，所述隔离的下表面接触所述衬底，所述高压二极管区具有第一极和第二极，所述三极管区具有发射极、基极和集电极，所述发射极与基极之间的击穿电压大于等于所述外延层材料的最低雪崩击穿电压，所述发射极和集电极的击穿电压小于等于所述外延层材料的最高隧道击穿电压，所述高压二极管区的第一极与所述三极管区的发射极电相连，所述高压二极管区的第二极与所述三极管区的集电极电相连；以及第一电极和第二电极，所述第一电极与所述高压二极管区的第一极和所述三极管区的发射极电相连，所述第二电极与所述高压二极管区的第二极和所述三极管区的集电极电相连。进一步的，所述三极管区还包括
·[0012]第一导电类型的第一外延层和第二导电类型的第二外延层，所述第一外延层和第二外延层自下至上层叠在所述衬底上；第二导电类型的埋层，位于所述第一外延层和第二外延层之间，所述埋层为所述三极管区的集电极；第一导电类型的第一重掺杂区域，位于所述埋层中间部位上方的所述第二外延层的上部，所述埋层与所述第一重掺杂区域通过所述第二外延层隔绝，所述第一重掺杂区域为所述三极管区的基极；第二导电类型的第二重掺杂区域，位于所述第一重掺杂区域的顶部中央，所述第二重掺杂区域为所述三极管区的发射极；第二导电类型的第三重掺杂区域，所述第三重掺杂区域包围所述第一重掺杂区域并通过所述第二外延层与所述第一重掺杂区域隔绝，第三重掺杂区域的上表面为所述第二外延层的上表面，所述第三重掺杂区域的下表面接触所述埋层，所述第三重掺杂区域与所述隔离电相连。进一步的，所述高压二极管区包括第一导电类型的第三外延层和第二导电类型的第四外延层，所述第三外延层和第四外延层自下至上层叠在所述衬底上，所述第三外延层为所述高压二极管区的第二极，所述第四外延层为所述高压二极管区的第一极；第二导电类型的第四重掺杂区域，所述第四重掺杂区域位于所述第四外延层的顶部。进一步的，所述第一导电类型为P型且所述第二导电类型为N型，或所述第一导电类型为N型且所述第二导电类型为P型。进一步的，所述外延层的材料为硅。进一步的，所述第一导电类型为P型且所述第二导电类型为N型，所述第一预外延层的电阻率为5. O Ω · cm-15. O Ω . cm,所述第二预外延层的电阻率为1. O Ω · cm-10. O Ω . cm,所述埋层的第二导电类型的掺杂剂量为lE15/cm2-6E15/cm2，所述隔离的第一导电类型的掺杂剂量为5E14/cm2-5E15/cm2，所述第三重掺杂区域的第二导电类型的掺杂剂量为4E15/cm2-lE16/cm2，所述第一重掺杂区域的第一导电类型的掺杂剂量为lE14/cm2-8E14/cm2，所述第二重掺杂区域的第二导电类型的掺杂剂量为2E15/cm2-8E15/cm2。进一步的，所述第一导电类型为N型且所述第二导电类型为P型，所述第一预外延层的电阻率为5. O Ω · cm-15. O Ω . cm,所述第二预外延层的电阻率为1. O Ω · cm-10. O Ω . cm,所述埋层的第二导电类型的掺杂剂量为3E15/cm2-6E15/cm2，所述隔离的第一导电类型的掺杂剂量为lE15/cm2-6E15/cm2，所述第三重掺杂区域的第二导电类型的掺杂剂量为2E15/cm2-6E15/cm2,所述第一重掺杂区域的第一导电类型的掺杂剂量为lE14/cm2-5E14/cm2,所述第二重掺杂区域的第二导电类型的掺杂剂量为2E15/cm2-8E15/cm2。进一步的，所述外延层的材料为锗。进一步的，所述第二电极设置于所述衬底的下表面。进一步的，所述外延层还包括导电插塞，所述导电插塞延伸通过所述外延层并接触所述衬底，所述第二电极设置于所述导电插塞的上表面。进一步的，所述外延层还包括导电插塞，所述导电插塞延伸通过所述外延层并接触所述衬底，所述第二电极设置于所述导电插塞的上表面。进一步的，所述外延层还包括电介质层，所述电介质层位于所述外延层的顶部，所述电介质层中具有第一互联线，所述第一互联线用于所述第一极和所述发射极之间的电连接。进一步的，所述电介质层的材料为二氧化硅或氮氧化硅，所述第一互联线的材料为铜或招。进一步的，所述第一电极设置于所述第一互联线上。 进一步的，所述衬底的材料为硅、锗或氮化镓的一种。与现有技术相比，本实用新型提供的低漏电的低压二极管芯片具有以下优点1、本实用新型提供的低漏电的低压二极管芯片，由一个高压二极管区(所述高压是指高的反向击穿电压，一 般高于所述外延层材料的最低雪崩击穿电压)和一个三极管区并联构成，该低漏电的低压二极管芯片等效于一个高压二极管并联一个三极管，其中三极管的发射极与基极之间的击穿电压大于等于所述外延层材料的最低雪崩击穿电压，发射极和集电极的击穿电压小于等于所述外延层材料的最高隧道击穿电压，与现有技术相比，采用本实用新型的低漏电的低压二极管芯片在施加正向电压时，高压二极管正向导通，所述低漏电的低压二极管芯片在施加反向电压时，三极管的发射极与集电极发生雪崩击穿，反向漏电流达到纳安级，从而实现可以在低的反向电压下击穿并且反向漏电流低。2、本实用新型提供的低漏电的低压二极管芯片，采用所述电介质层以及第一互联线实现所述高压二极管区的第一级和所述三极管区的发射极的并联，简单、方便，并且使得所述高压二极管区和所述三极管区的具体的位置关系不受限制。3、本实用新型提供的低漏电的低压二极管芯片，可以所述第一导电类型为P型且所述第二导电类型为N型，该低漏电的低压二极管芯片等效于一个高压二极管并联一个NPN三极管，也可以所述第一导电类型为N型且所述第二导电类型为P型，该低漏电的低压二极管芯片等效于一个高压二极管并联一个PNP三极管。
图1为现有技术中PN结二极管发生雪崩击穿时的1-V曲线；图2为现有技术中PN结二极管发生隧道击穿时的1-V曲线；图3a-图3b为本实用新型一实施例中低漏电的低压二极管芯片的示意图；图4为本实用新型一实施例中低漏电的低压二极管芯片的电路简图；图5为本实用新型一实施例中低漏电的低压二极管芯片的制备方法的流程图；[0041]图6a_图6i为本实用新型一实施例中低漏电的低压二极管芯片的制备方法的示意图；图7为本实用新型另一实施例中低漏电的低压二极管芯片的示意图；图8为本实用新型又一实施例中低漏电的低压二极管芯片的电路简图。
具体实施方式
下面将结合示意图对本实用新型的低漏电的低压二极管芯片进行更详细的描述，其中表示了本实用新型的优选实施例，应该理解本领域技术人员可以修改在此描述的本实用新型，而仍然实现本实用新型的有利效果。因此，下列描述应当被理解为对于本领域技术人员的广泛知道，而并不作为对本实用新型的限制。为了清楚，不描述实际实施例的全部特征。在下列描述中，不详细描述公知的功能和结构，因为它们会使本实用新型由于不必要的细节而混乱。应当认为在任何实际实施例的开发中，必须做出大量实施细节以实现开发者的特定目标，例如按照有关系统或有关商业的限制，由一个实施例改变为另一个实施例。另外，应当认为这种开发工作可能是复杂和耗费时间的，但是对于本领域技术人员来说仅仅是常规工作。在下列段落中 参照附图以举例方式更具体地描述本实用新型。根据下面说明和权利要求书，本实用新型的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本实用新型实施例的目的。本实用新型的核心思想在于，提供一种低漏电的低压二极管芯片，该包括低漏电的低压二极管芯片第一导电类型的衬底，设置于所述衬底的上表面的外延层，以及第一电极和第二电极，其中，所述外延层具有高压二极管区、三极管区以及用于隔绝所述高压二极管区和三极管区的第一导电类型的隔离，所述隔离的下表面接触所述衬底，所述高压二极管区具有第一极和第二极，所述三极管区具有发射极、基极和集电极，所述发射极与基极之间的击穿电压大于等于所述外延层材料的最低雪崩击穿电压，所述发射极和集电极的击穿电压小于等于所述外延层材料的最高隧道击穿电压，所述第一极与所述发射极电相连，所述第二极与所述集电极电相连，以实现高压二极管和三极管的并联。进一步，结合上述二极管，本实用新型还提供了一种制备方法，包括以下步骤步骤S11，提供第一导电类型的衬底；步骤S12，所述衬底的上表面制备外延层；步骤S13，制备第一电极和第二电极。以下列举所述低漏电的低压二极管芯片的几个实施例，以清楚说明本实用新型的内容，应当明确的是，本实用新型的内容并不限制于以下实施例，其他通过本领域普通技术人员的常规技术手段的改进亦在本实用新型的思想范围之内。第一实施例以下请参考图3a_图3b，其为本实用新型一实施例中低漏电的低压二极管芯片的示意图。在本实施例中，第一导电类型为P型，第二导电类型为N型，第二电极位于衬底的下表面。如图3a所述,第一导电类型的衬底100,由于本实施例的外延层的材料为娃,所以所述衬底100的材料为硅，但其它材料，如锗或氮化镓，亦在本实用新型的思想范围之内。在本实施例中，由于第一导电类型为P型，所以衬底100为P+掺杂衬底，电阻率较佳的为大于等于0.005Ω · Cm且小于等于0.008 Ω · cm，以保证衬底101具有良好的导电性能，优选的电阻率为 0.005 Ω · cm,0. 006 Ω · cm,0. 007 Ω · cm。设置于所述衬底100的上表面的外延层200，所述外延层200具有高压二极管区210、三极管区220以及用于隔绝所述高压二极管区210和三极管区220的第一导电类型的隔离230，所述隔离230的下表面接触所述衬底100，如图3a所示，但并不限于图3a所示的结构，如高压二极管区210的两旁可分别具有隔离230，高压二极管区210、三极管区220和隔离230具体的位置关系并不做限制。在本实施例中，第一导电类型为P型，所以，隔离230为P+掺杂。所述高压二极管区210具有第一极和第二极，所述三极管区220具有发射极、基极和集电极，所述发射极与基极之间的击穿电压大于等于所述外延层材料的最低雪崩击穿电压，所述发射极和集电极的击穿电压小于等于所述外延层材料的最高隧道击穿电压，所述高压二极管区210的第一极与所述三极管区220的发射极电相连，所述高压二极管区210的第二极与所述三极管区220的集电极电相连。在本实施例中，由于外延层200的材料为硅，所以所述外延层材料的最低雪崩击穿电压为7. 5V，所述外延层材料的最高隧道击穿电压为5.1V，即所述发射极与基极之间的击穿电压大于等于7. 5V，所述发射极和集电极的击穿电压小于等于5.1V。但外延层200的材料并不限于硅，其它半导体材料，如锗或氮化镓亦在本实用新型的思想范围之内，但不同的外延层材料的所述外延层材料的最低雪崩击穿电压和所述外延层材料的最高隧道击穿电压不同。在本实施例中，所述三极管区220包括第一导电类型的第一外延层221和第二导电类型的第二外延层222，所述第一 外延层221和第二外延层222自下至上层叠在所述衬底100上；第二导电类型的埋层223位于所述第一外延层221和第二外延层222之间，所述埋层223为所述集电极；第一导电类型的第一重掺杂区域224位于所述埋层223中间部位上方的所述第二外延层222的上部，所述埋层223与所述第一重掺杂区域224通过所述第二外延层222隔绝，所述第一重掺杂区域224为所述基极；第二导电类型的第二重掺杂区域225位于所述第一重掺杂区域224的顶部中央，所述第二重掺杂区域225为所述发射极；第二导电类型的第三重掺杂区域226，所述第三重掺杂区域226包围所述第一重掺杂区域224并通过所述第二外延层222与所述第一重掺杂区域225隔绝，第三重掺杂区域226的上表面为所述第二外延层222的上表面，所述第三重掺杂区域226的下表面接触所述埋层223，所述第三重掺杂区域223与所述隔离230电相连，其中，所述第三重掺杂区域223与所述隔离230可以通过导线或互联线实现电相连，在本实施例中，采用第二互联线227来实现第三重掺杂区域223与隔离230的电相连，所述第二互联线227的一端与第三重掺杂区域223相连，第二互联线227的另一端与隔离23相连，如图3a所示，第二互联线227较佳的为金属。在本实施例中，第一导电类型为P型，第二导电类型为N型，所以，第一外延层221为P—掺杂，第二外延层222为N_掺杂，埋层223为N+掺杂，第一重掺杂区域224为P阱，第二重掺杂区域225为N+掺杂，第三重掺杂区域226为N+掺杂。在本实施例中所述发射极与基极之间的击穿电压(简称BVebq)大于等于7. 5V，所述发射极和集电极的击穿电压(简称BVra)小于等于5.1V。其中，BV·与BVra的关系如下式BV
剛其中的η值为特定值，对硅材料的NPN三极管为4，对硅材料的PNP三极管为2 ;对锗材料的NPN三极管为3，对锗材料的PNP三极管为6 ; β。为发射极和集电极之间的电流放大系数，本例为10-150，提高β。可以通过减小基区宽度和提高集电极外延的掺杂浓度的方法，其中，基区宽度是指基极的结深减去发射区的结深。由上式的结果也可以看到，BVeco的值要远低于BV·的值，因此，在本实施例中，可以将BV·击穿电压做到7. 5V以上(发射极与基极的击穿为雪崩击穿)，然后通过调整β。到10-150，从而将BVra降低到5.1V以下(发射极和集电极的击穿也类似为雪崩击穿，不受击穿电压为低压的影响)。三极管发射极和集电极的反向漏电流可以达到纳安级。所述高压二极管区210包括第一导电类型的第三外延层211和第二导电类型的第四外延层212，所述第三外延层211和第四外延层212自下至上层叠在所述衬底100上，所述第三外延层211为所述第二极，所述第四外延层212为所述第一极；第二导电类型的第四重掺杂区域213位于所述第四外延层212的顶部，第四重掺杂区域213与第二重掺杂区域225电相连，其中，第四重掺杂区域213与第二重掺杂区域225可以通过导线实现电相连，也可以通过互联线实现电相连，或者其它方式亦可。在本实施例中，第一导电类型为P型，第二导电类型为N型，所以，第三外延层211为P—掺杂，第四外延层212为N—掺杂，第四重掺杂区域213为N+掺杂。由于在本实施例中的外延层的材料为娃,所述外延层材料的最低雪崩击穿电压为7. 5V，所以高压二极管区210的第一极与第二极之间的反向击穿电压大于7. 5V。可以通过第三外延层211和第四外延层212的掺杂剂量来控制第一极与第二极之间的反向击穿电压大于7. 5V。在本实施例中，所述外延层200还包括电介质层214，所述电介质层214位于所述外延层200上，所述电介质层中具有第一互联线215，第一互联线215用于所述第一极(即本实施例的第四外延层21 2)和所述发射极(即本实施例的第二重掺杂区域225)之间的电连接。所述电介质层的材料为二氧化硅、氮氧化硅等，第一互联线215的材料为铜、铝或其它导电材料。第一电极300与所述第一极(即本实施例的第四外延层212)和所述发射极(即本实施例的第二重掺杂区域225)电相连。在本实施例中，由于设置了电介质层214和第一互联线215，当第一互联线215的结构如图3a所示时，第一互联线215为通孔结构，所以第一电极300横跨于第一互联线215之上,从而使第一极通过第一互联线215、第一电极300、第一互联线215与发射极电相连,第一电极300分别通过第一互联线215对第一极和发射极施加电压。当第一互联线215的结构如图3b所不时,第一互联线215的一端连接第一极，另一端连接发射极，第一电极300设置在第一互联线215的上表面，以实现对第一极和发射极施加电压。本实施例的第一电极300的结构以及对第一极和发射极施加电压的方式并不受限于图3a和图3b的两种方式，只要能实现对第一电极300第一极和发射极施加电压即可。所述第二电极400与所述第二极(即本实施例的第三外延层211)和所述集电极(即本实施例的埋层223)电相连，在本实施例中，所述第二电极400设置于所述衬底100的下表面，所述第二极通过衬底100与所述第二电极400电相连，所述集电极通过第三重掺杂区域226、第二互联线227、隔离230以及衬底100与所述第二电极400电相连。本实施例的低漏电的低压二极管芯片的电路简图如图4所述，本实施例的低漏电的低压二极管芯片相当于一个普通的高压二极管和一个NPN三极管并联。其负极为高压二极管的第一极和NPN三极管的发射极，其正极为高压二极管的第二极和NPN三极管的集电极。当正极加正电位，负极加负电位时，由于高压二极管正向导通电压要远远低于NPN三极管集电极和发射极的击穿电压，所以该低漏电的低压二极管芯片的正向压降实际就是高压二极管的正向压降；当负极加正电位，正极加负电位时，由于高压二极管的反向击穿电压远远大于发射极和集电极的击穿电压，所以发射极和集电极之间率先击穿，该低漏电的低压二极管芯片的反向击穿电压实际就是发射极和集电极之间的反向击穿电压，由于发射极和集电极之间的反向击穿类似为雪崩击穿，其反向漏电流为纳安极，进一步的，该低漏电的低压二极管芯片的漏电流亦为纳安极。以下结合图5以及图6a_图6i具体说明本实施例中低漏电的低压二极管芯片的制备方法。其中，图5为本实用新型一实施例中低漏电的低压二极管芯片的制备方法的流程图；图6a-图6i为本实用新型一实施例中低漏电的低压二极管芯片的制备方法的示意图。首先，进行步骤S11，提供第一导电类型的衬底100。接着，进行步骤S12，在所述衬底100的上表面制备外延层200。本实施例中在所述衬底100的上表面制备外延层200的步骤具体如下采用常规的方法在所述衬底100上淀积P_第一预外延层511，其中所述第一预外延层 511 的电阻率较佳的为 5· 0Ω. cm-15. 0Ω. cm，优选 8. O Ω · cm、10. O Ω · cm、12. O Ω · cm ；采用常规的方法在所述第一预外延层511上制备N+预埋层512，所述预埋层512位于所述三极管区220，其中N型掺杂剂量为较佳的lE15/cm2-6E15/cm2，优选2E15/cm2、4E15/cm2、5E15/cm2 ； 采用常规的方法在所述第一预外延层511上淀积N_第二预外延层513，其中所述第二预外延层 513 的电阻率为1. O Ω . cm-10. O Ω · cm,优选 2. O Ω . cm、5. O Ω · cm、8. 0 Ω · cm,由于在实现第二预外延层513的N—掺杂的过程中，会进行退火工艺，退火工艺使预埋层扩散到第二预外延层513中一部分，从而形成埋层223，如图6c所示；采用常规的方法在所述外延层200内制备P+隔离230，以使第一预外延层511和第二预外延层513在所述三极管区220形成第一外延层221和第二外延层222，使第一预外延层511和第二预外延层513在高压二极管区210形成第三外延层211和第四外延层212，其中 P 型掺杂剂量为较佳的 5E14/cm2-5E15/cm2，优选 8E14/cm2、lE15/cm2、3E15/cm2 ；采用常规的方法在所述第二外延层222内制备所述N+第三重掺杂区域226，其中N 型掺杂剂量为较佳的 4E15/cm2-lE16/cm2，优选 5E15/cm2、7E15/cm2、9E15/cm2 ；采用常规的方法在所述第二外延层222内制备所述P第一重掺杂区域224，其中P型掺杂剂量为较佳的 lE14/cm2-8E14/cm2，优选 2E14/cm2、4E14/cm2、6E14/cm2 ；采用常规的方法在所述第一重掺杂区域224内制备所述N+第二重掺杂区域225，同时在所述高压二极管区210内制备N+第四重掺杂区域213，其中N型掺杂剂量为较佳的2E15/cm2-8E 15/cm2,优选 3E15/cm2、5E15/cm2、7E15/cm2。在本实施例中，通过控制第三外延层211和第四外延层212的掺杂剂量，使得高压二极管区210的PN结的反向击穿电压大于本实施例的所述外延层材料的最低雪崩击穿电压7. 5V，通过控制第二外延层222、埋层223、第一重掺杂区域224第一重掺杂区域224和第二重掺杂区域225的掺杂剂量，使得发射极与基极之间的反向击穿电压大于7. 5V，约为7. 5V-20V，发射极和集电极之间的反向击穿电压小于5.1V，约为2. 0V-5.1V。但外延层的制备方法并不限于上述方法，如还可通过控制基区宽度来实现本实用新型的目的。在本实施例中还包括，采用常规的方法在外延层200上制备电介质层214，并通过常规的刻蚀和物理气相沉积工艺制备第一互联线215和第二互联线227。最后，进行步骤S13，制备第一电极300和第二电极400。本实施例中具有电介质层214，所以在电介质层上采用常规的蒸发、溅射或物理气相沉积工艺制备铝或铜的第一电极300。并采用常规的蒸发、溅射或物理气相沉积工艺在衬底100的下表面制备第二电极400。第二实施例以下请参考图7，其为本实用新型另一实施例中低漏电的低压二极管芯片的示意图。第二实施例在第一实施例的基础上，区别在于，所述外延层200还包括导电插塞600,所述导电插塞600延伸通过所述外延层200并接触所述衬底100,所述第二电极400设置于所述导电插塞200的上表面，由于本实施例中还设置了电介质层214，所以导电插塞600延伸通过电介质层214。较佳的，在所述第一重掺杂区域内制备所述第二重掺杂区域步骤之后，采用常规的方法，如光刻、刻蚀和化学气相沉积工艺，在所述外延层200和电介质层214中制备导电插塞600,所述导电 插塞600可以为铜或鹤等。 在本实施例中，所述第二极400通过导电插塞600和衬底100与所述第二电极400电相连，所述集电极通过导电插塞600、第三重掺杂区域226、第二互联线227、隔离230以及衬底100与所述第二电极400电相连。第三实施例1.第三实施例在第一实施例的基础上,区别在于,第一导电类型为N型,第二导电类型为P型，所以，在本实施例中，衬底100为N+掺杂衬底。第一外延层221为N—掺杂，第二外延层222为P—掺杂，埋层223为P+掺杂，隔离230为N+掺杂，第一重掺杂区域224为N阱,第二重掺杂区域225为P+掺杂,第三重掺杂区域226为P+掺杂,第三外延层211为N_掺杂，第四外延层212为P_掺杂，第四重掺杂区域213为P+掺杂。所述第一预外延层511的电阻率为5. O Ω · cm-15. O Ω . cm,所述第二预外延层513的电阻率为1. O Ω · cm-10. O Ω . cm,所述P+预埋层512的掺杂剂量为3E15/cm2-6E15/cm2，所述N+隔离230的掺杂剂量为1E15/cm2-6E 15/cm2，所述P+第三重掺杂区域226的掺杂剂量为2E15/cnT6E15/cm2，所述N阱第一重掺杂区域224掺杂剂量为lE14/cm2-5E14/cm2，所述P+第二重掺杂区域225的掺杂剂量为2E15/cm2-8E15/cm2。本实施例的低漏电的低压二极管芯片的电路简图如图8所述，本实施例的低漏电的低压二极管芯片相当于一个普通的高压二极管和一个PNP三极管并联。其负极为高压二极管的第二极和PNP三极管的集电极，其正极为高压二极管的第一极和PNP三极管的发射极。当正极加正电位，负极加负电位时，由于高压二极管只有一个PN结，所以的高压二极管正向导通电压低，该低漏电的低压二极管芯片的正向压降直接就是高压二极管的正向压降；当负极加正电位，正极加负电位时，由于高压二极管的击穿电压以及三极管的所述发射极与基极之间的击穿电压大于发射极和集电极的击穿电压，所以发射极和集电极之间率先击穿，所以该低漏电的低压二极管芯片的反向击穿就是发射极和集电极之间的反向击穿，由于发射极和集电极之间的反向击穿本身即为雪崩击穿，所以发射极和集电极之间的漏电流为纳安极，进一步的，该低漏电的低压二极管芯片的漏电流亦为纳安极。 本实用新型并不限于以上三个实施例，例如第一导电类型为N型，第二导电类型为P型，所述外延层还包括导电插塞，所述第二电极设置于所述导电插塞的上表面，亦在本实用新型的思想范围之内。综上所述，本实用新型提供一种低漏电的低压二极管芯片，提供一种低漏电的低压二极管芯片，该包括低漏电的低压二极管芯片第一导电类型的衬底，设置于所述衬底的上表面的外延层，以及第一电极和第二电极，其中，所述外延层具有高压二极管区、三极管区以及用于隔绝所述高压二极管区和三极管区的第一导电类型的隔离，所述隔离的下表面接触所述衬底，所述高压二极管区具有第一极和第二极，所述三极管区具有发射极、基极和集电极，所述发射极与基极之间的击穿电压大于等于所述外延层材料的最低雪崩击穿电压，所述发射极和集电极的击穿电压小于等于所述外延层材料的最高隧道击穿电压，所述第一极与所述发射极电相连，所述第二极与所述集电极电相连，以实现高压二极管和三极管的并联。与现有技术相比，本实用新型具有以下优点1、本实用新型提供的低漏电的低压二极管芯片，由一个高压二极管区(所述高压是指高的反向击穿电压，一般高于所述外延层材料的最低雪崩击穿电压)和一个三极管区并联构成，该低漏电的低压二极管芯片等效于一个高压二极管并联一个三极管，其中三极管的发射极与基极之间的击穿电压大于等于所述外延层材料的最低雪崩击穿电压，发射极和集电极的击穿电压小于等于所述外延层材料的最高隧道击穿电压，与现有技术相比，采用本实用新型的低漏电的低压二极管芯片在施加正向电压时，高压二极管正向导通，所述低漏电的低压二极管芯片在施加反向电压时，三极管的发射极与集电极发生雪崩击穿，反向漏电流达到纳安级，从而实现可以在低的反向电压下击穿并且反向漏电流低。2、本实用新型提供的低漏电的低压二极管芯片，采用所述电介质层以及第一互联线实现所述高压二极管区的第一级和所述三极管区的发射极的并联，简单、方便，并且使得所述高压二极管区和所述三极管区的具体的位置关系不受限制。3、本实用新型提供的低漏电的低压二极管芯片，可以所述第一导电类型为P型且所述第二导电类型为N型，该低漏电的低压二极管芯片等效于一个高压二极管并联一个NPN三极管，也可以所述第一导电类型为N型且所述第二导电类型为P型，该低漏电的低压二极管芯片等效于一个高压二极管并联一个PNP三极管。显然，本领域的技术人员可以对本实用新型进行各种改动和变型而不脱离本实用新型的精神和范围。这样，倘若本实用新型的这些修改和变型属于本实用新型权利要求及其等同技术的范围之内，则本实用新型也意图包含这些改动和变型在内。
权利要求1.一种低漏电的低压二极管芯片,包括第一导电类型的衬底；外延层，设置于所述衬底的上表面，所述外延层具有高压二极管区、三极管区以及用于隔绝所述高压二极管区和三极管区的第一导电类型的隔离，所述隔离的下表面接触所述衬底，所述高压二极管区具有第一极和第二极，所述三极管区具有发射极、基极和集电极，所述发射极与基极之间的击穿电压大于等于所述外延层材料的最低雪崩击穿电压，所述发射极和集电极的击穿电压小于等于所述外延层材料的最高隧道击穿电压，所述高压二极管区的第一极与所述三极管区的发射极电相连，所述高压二极管区的第二极与所述三极管区的集电极电相连；以及第一电极和第二电极，所述第一电极与所述高压二极管区的第一极和所述三极管区的发射极电相连，所述第二电极与所述高压二极管区的第二极和所述三极管区的集电极电相连。
2.如权利要求1所述的低漏电的低压二极管芯片，其特征在于，所述三极管区还包括 第一导电类型的第一外延层和第二导电类型的第二外延层，所述第一外延层和第二外延层自下至上层叠在所述衬底上；第二导电类型的埋层，位于所述第一外延层和第二外延层之间，所述埋层为所述三极管区的集电极；第一导电类型的第一重掺杂区域，位于所述埋层中间部位上方的所述第二外延层的上部，所述埋层与所述第一重掺杂区域通过所述第二外延层隔绝，所述第一重掺杂区域为所述三极管区的基极；第二导电类型的第二重掺杂区域，位于所述第一重掺杂区域的顶部中央，所述第二重掺杂区域为所述三极管区的发射极；第二导电类型的第三重掺杂区域，所述第三重掺杂区域包围所述第一重掺杂区域并通过所述第二外延层与所述第一重掺杂区域隔绝，第三重掺杂区域的上表面为所述第二外延层的上表面，所述第三重掺杂区域的下表面接触所述埋层，所述第三重掺杂区域与所述隔离电相连。
3.如权利要求1所述的低漏电的低压二极管芯片，其特征在于，所述高压二极管区包括第一导电类型的第三外延层和第二导电类型的第四外延层，所述第三外延层和第四外延层自下至上层叠在所述衬底上，所述第三外延层为所述高压二极管区的第二极，所述第四外延层为所述高压二极管区的第一极；第二导电类型的第四重掺杂区域，所述第四重掺杂区域位于所述第四外延层的顶部。
4.如权利要求1-3中任意一项所述的低漏电的低压二极管芯片，其特征在于，所述第一导电类型为P型且所述第二导电类型为N型，或所述第一导电类型为N型且所述第二导电类型为P型。
5.如权利要求4所述的低漏电的低压二极管芯片，其特征在于，所述外延层的材料为硅。
6.如权利要求4所述的低漏电的低压二极管芯片，其特征在于，所述外延层的材料为锗。
7.如权利要求1-3中任意一项所述的低漏电的低压二极管芯片，其特征在于，所述第二电极设置于所述衬底的下表面。
8.如权利要求1-3中任意一项所述的低漏电的低压二极管芯片，其特征在于，所述外延层还包括导电插塞，所述导电插塞延伸通过所述外延层并接触所述衬底，所述第二电极设置于所述导电插塞的上表面。
9.如权利要求1-3中任意一项所述的低漏电的低压二极管芯片，其特征在于，所述外延层还包括电介质层，所述电介质层位于所述外延层的顶部，所述电介质层中具有第一互联线，所述第一互联线用于所述第一极和所述发射极之间的电连接。
10.如权利要求9所述的低漏电的低压二极管芯片，其特征在于，所述电介质层的材料为二氧化硅或氮氧化硅，所述第一互联线的材料为铜或铝。
11.如权利要求9所述的低漏电的低压二极管芯片，其特征在于，所述第一电极设置于所述第一互联线上。
12.如权利要求1-3中任意一项所述的低漏电的低压二极管芯片，其特征在于，所述衬底的材料为硅、锗或氮化镓的一种。
专利摘要本实用新型揭示了一种低漏电的低压二极管芯片，所述低漏电的低压二极管芯片包括衬底；外延层，设置于所述衬底的上表面，所述外延层具有高压二极管区、三极管区以及用于隔绝所述高压二极管区和三极管区的隔离，所述高压二极管区具有第一极和第二极，所述三极管区具有发射极、基极和集电极，所述第一极与所述发射极电相连，所述第二极与所述集电极电相连；以及第一电极和第二电极。本实用新型的低漏电的低压二极管芯片，能够使得该低漏电的低压二极管芯片在施加反向电压时，反向漏电流达到纳安级。
文档编号H01L29/06GK202888178SQ20122049436
公开日2013年4月17日 申请日期2012年9月25日 优先权日2012年9月25日
发明者张常军, 王平, 周琼琼, 刘旺, 李志栓 申请人:杭州士兰集成电路有限公司