绝缘栅双极晶体管的制作方法
【专利摘要】本发明提供一种IGBT，其具有发射极侧(11)上的发射极电极(2)与集电极侧(15)上的集电极电极(25)之间的层，包括：集电极侧(15)上的集电极层(9)，漂移层(8)，第二传导率类型的基极层(4)，第一源区(7)，其在基极层(4)上朝发射极侧(11)设置，沟槽栅电极(3)，其设置在基极层(4)的侧面，并且比基极层(4)更深地延伸到漂移层(8)中，阱(5)，其设置在基极层(4)的侧面，并且比基极层(4)更深地延伸到漂移层(8)中，增强层(6)，其围绕基极层(4)，使得增强层(6)将基极层(4)与漂移层(8)和阱(5)完全分隔，作为对发射极电极(2)的补充的导电层(32)，其覆盖阱(5)，其中导电层(32)通过第二电绝缘层(36)与阱(5)分隔，第三绝缘层(38)，其在导电层(32)之上具有凹口(39)，使得导电层(32)电接触发射极电极(2)。
【专利说明】绝缘栅双极晶体管
【技术领域】
[0001]本发明涉及功率半导体器件领域。它涉及如权利要求1的导言所述的绝缘栅双极。
【背景技术】
[0002]图1示出具有平面栅电极的现有技术IGBT 120。IGBT 120是一种具有四层结构的器件，该层设置在发射极侧11上的发射极电极(emitter electrode)2与集电极侧15 (其与发射极侧11相对设置)上的集电极电极(collector electrode)25之间。(n_)掺杂漂移层8设置在发射极侧11与集电极侧15之间。P掺杂基极层4设置在漂移层8与发射极电极2之间，该基极层4与发射极电极2直接电接触。η-掺杂源区7设置在发射极侧11 (其嵌入平面基极层4)上，并且接触发射极电极2。
[0003]平面栅电极31设置在发射极侧11之上。平面栅电极31通过第一绝缘层34与基极层4、第一源区7和漂移层8电绝缘。存在第三绝缘层38，其设置在平面栅电极31与发射极电极2之间。在集电极侧，集电极层9设置在漂移层8与集电极电极25之间。
[0004]这种平面MOS单元设计在应用于BiMOS类型开关概念时呈现许多缺点。该装置因多种效应而具有高通态损耗。平面设计提供横向MOS沟道，该横向MOS沟道其遭受单元附近的载流子扩张(又称作JFET效应)。因此，平面单元呈现低载流子增强。此外，由于横向沟道设计，平面设计还因MOS沟道的横向电子扩张而遭受空穴排流效应(hole drain effect)(PNP效应)。单元之间的区域提供PiN 二极管部分的强电荷增强。但是，这种PiN效应在具有低单元封装密度(区域中的低数量的单元)的高电压装置中只能呈现正面影响。为了实现降低的沟道电阻，以较小单元封装密度来制作平面装置，并且这只能采用窄间距(两个单元之间的距离)来补偿，由此降低PiN效应。
[0005]高损耗通过引入η掺杂增强层(其围绕平面基极层)来降低。
[0006]与阻塞能力有关，平面设计因单元中以及单元之间的低峰值场而提供良好阻塞能力。
[0007]平面设计能够具有栅电极下面的大MOS积聚区以及大关联电容。然而，装置因在单元之间施加场氧化物类型层以用于密勒电容降低而呈现良好可控性。因此，对于平面设计能够实现良好可控性和低开关损耗。
[0008]此外，对于所需短路电流能够易于调整平面设计中的单元密度。
[0009]考虑上述所有效应，因此，现有技术平面单元对场氧化物层应用极窄单元和宽间距。
[0010]作为对平面设计的代替，引入了如图2所示具有沟槽MOS单元设计的现有技术IGBT 130，其中沟槽栅电极3通过第一绝缘层34与基极层4、第一源区7和漂移层8电绝缘。沟槽栅电极3设置在相同平面上且横向于基极层4，并且比基极层4更深地延伸到漂移层8中。
[0011]通过这类沟槽栅电极设计，通态损耗较低，因为沟槽设计提供垂直MOS沟道，这提供沿垂直方向的电子的增强注入，并且没有遭受单元附近的电荷扩张(所谓的JFET效应)的缺陷。因此，沟槽单元对于较低损耗呈现极大改进的载流子增强。由于垂直沟道设计，沟槽还因MOS沟道的改进电子扩张而提供较小空穴排流效应(PNP效应)。在沟槽底部，存在积聚层，积聚层为PIN 二极管部分提供强电荷增强。因此，宽和/或深沟槽呈现最佳性能。沟槽设计对于降低沟道电阻提供大单元封装密度。但是，沟槽设计因高峰值电场而在沟槽的底角附近遭受较低阻塞能力。沟槽设计具有大MOS积聚区和关联电容，其中难以在沟槽中施加场氧化物类型层以用于密勒电容降低。因此，该装置引起不良可控性和高开关损耗。此外，沟槽设计中的高单元密度将引起高短路电流。
[0012]为了降低上述效应，已经使沟槽栅电极较宽和较深，而必须使单元较窄，使得降低损耗，并且能够使短路电流保持较低。但是，这类沟槽难以加工，并且仍然将遭受不良可控性。
[0013]在图3所示的另一现有技术概念中，应用了具有插入(pitched)沟槽栅电极300设计的IGBT 140，其中MOS区域插在单元之间。两个沟槽栅电极3通过层(其由与沟槽栅电极相同的材料所制成)来连接，由此形成下面的区域，其中设置基极层的一部分，但是在这个MOS区域中没有源区或者基极层与发射极电极的接触是可用的。但是，这类装置因开关期间从插入区域的缓慢场扩张而引起不良阻塞性质和高开关损耗(图3)。
[0014]在图4所示的另一种方式中，伪沟槽单元110已经引入到另一种现有技术IGBT150中，其中有效单元(active cell) 100和伪单元110以交替方式设置。基极层4和第一源区7在伪单元110中没有与发射极电极2的接触。但是，对于与插入沟槽设计所述的相似问题适用。对于这种设计，η掺杂增强层可引入漂移层8与基极层4之间，以便降低通态损耗。
[0015]在JP 2011-40586中，描述具有沟槽栅电极的另一种现有技术IGBT 160。在两个有效沟槽3之间，设置浅插入的沟槽300 (其具有相同导电多晶硅材料的上平放平面层)，其没有与发射极电极2的接触，与现有技术IGBT 140 (图3所示)相似。但是，当一个基极层4施加在有效单元中以及浅插入的沟槽300下面的插入栅区域中时，这个基极层4必须相当深，因为插入的栅电极300嵌入基极层4中，而有效沟槽3比基极层4要深。具有不同深度的这类沟槽3、300和深度P基极层4的制造非常困难，因为有效沟槽3和插入的沟槽必须单独制造。此外，深度P基极层4连接到有效沟槽3，其在可控性方面对装置导通行为具有负面影响。
【发明内容】
[0016]本发明的一个目的是提供一种具有降低通态损耗、改进阻塞能力、低空穴排流和良好可控性的功率半导体器件，其比现有装置更易于制造。
[0017]此问题通过具有权利要求1的特性的半导体器件得到解决。
[0018]发明绝缘栅双极晶体管(IGBT)具有发射极侧上的发射极电极与集电极侧(其与发射极侧相对)上的集电极电极之间的层，包括:
-第一传导率类型的漂移层，
-与第一传导率类型不同的第二传导率类型的集电极层，其设置在漂移层与集电极电极之间，并且电接触集电极电极， -第二传导率类型的基极层，其设置在漂移层与发射极电极之间，该基极层与发射极电极直接电接触，
-第一传导率类型的第一源区，具有比漂移层要高的掺杂浓度，该第一源区在基极层上朝发射极侧设置，并且接触发射极电极，
-一个或者至少两个沟槽栅电极，其设置在基极层侧面，并且比基极层更深地延伸到漂移层中，并且该沟槽栅电极通过第一绝缘层与基极层、第一源区和漂移层分隔，其中沟道可在发射极电极、第一源区、基极层和漂移层之间形成，
-第二传导率类型的阱(well)，其设置在基极层侧面，并且比基极层更深地延伸到漂移层中，
-第一传导率类型的增强层，其围绕基极层，使得增强层将基极层与漂移层和阱完全分
隔，
-作为对发射极电极的补充的导电层，其覆盖阱，并且通过第二电绝缘层至少与阱分
隔，
-第三绝缘层，其在发射极侧设置在沟槽栅电极、导电层、以及基极层、增强层和漂移层中位于沟槽栅电极与阱之间的那些部分之上，并且其在导电层之上具有凹口，使得导电层电接触发射极电极。
[0019]这个结构通过具有两个有效单元之间的深阱来组合现有技术装置的正面效应，其确保良好阻塞性能、改进可控性和低开关损耗。此外，深阱通过增强层与基极层分隔，以获得更好的导通行为。增强层本身也具有降低通态损耗的优点。由于导电层处于发射极电极的电位，所以它通过增加栅电路中的电容效应而没有起负面作用，并且因此得到具有较低损耗和良好可控性的开关。
[0020]对于创建发明IGBT，没有使用例如具有不同深度的沟槽等的复杂步骤。发明IGBT对于静态和动态特性具有良好电性质。
[0021]此外，该装置易于制造，因为发明设计能够基于阱与栅极之间的基极层和增强层的自对齐过程以及存在时的第二源区(其具有也在其它IGBT装置类型上应用发明发射极在一侧的结构、例如多个可能组合中的反向导通设计的可能性)的自对齐过程来制造。发明设计适合于完全或部分条带，但是也能够在蜂窝设计中实现。导电层用作创建增强层和基极层(自对齐)的掩模，其是有利的，因为不需要掩模对齐(如同对于仅为了创建这些层而施加并且此后被去除掩模的情况)，并且不必去除掩模以用于完成装置。
[0022]通过从属权利要求，按照本发明的其它优点将是显而易见的。
【专利附图】
【附图说明】
[0023]下文中将参照附图更详细地说明本发明的主题，附图包括:
图1示出按照现有技术的具有平面栅电极的IGBT ；
图2示出按照现有技术的具有沟槽栅电极的IGBT ；
图3示出按照现有技术的具有插入的沟槽栅电极的另一个IGBT ；
图4示出按照现有技术的具有伪单元的另一个IGBT ；
图5示出按照现有技术的具有插入的沟槽栅电极的另一个IGBT ；
图6示出按照本发明的IGBT的第一示范实施例；以及 图7至图12示出按照本发明的IGBT的其它示范实施例。
[0024]在参考标号列表中概括附图中使用的参考标号及其含意。一般来说，对相似或者相似机能的部件赋予相同参考标号。所述实施例意在作为示例而不是限制本发明。
【具体实施方式】
[0025]图6示出采取具有四层结构(pnpn)的绝缘栅双极晶体管(IGBT)形式的发明功率半导体器件I的第一实施例。层设置在发射极侧11上的发射极电极2与集电极侧15 (其与发射极侧11相对设置)上的集电极电极25之间。IGBT包括下列层:
-(η-)低掺杂漂移层8设置在发射极侧11与集电极侧15之间。示范地，漂移层具有恒定均匀的低掺杂浓度。
[0026]-P掺杂集电极层9设置在漂移层8与集电极电极25之间。集电极层设置成邻近并且电接触集电极电极25。
[0027]-P掺杂基极层4设置在漂移层8与发射极电极2之间。基极层4与发射极电极2直接电接触。
[0028]-η掺杂第一源区7在基极层4上朝发射极侧11设置，并且接触发射极电极2。第一源区7具有比漂移层8要高的掺杂浓度。对于第一源区7设置在基极层4之上，意味着第一源区7设置在发射极侧11的表面。第一源区7可嵌入基极层4，使得两个层在发射极侧11上具有共同表面。
[0029]-沟槽栅电极3或者多个、即至少两个沟槽栅电极3设置相同平面(该平面位于与发射极侧11平行)并且横向于基极层4，并且比基极层4更深地从发射极侧11延伸到漂移层8中。沟槽栅电极3通过第一绝缘层34与基极层4、第一源区7和漂移层8分隔。沟道可在发射极电极2、第一源区7、基极层4和漂移层8之间形成。沟槽栅电极可具有专业人员众所周知的任何设计，例如蜂窝设计、完全或部分条带。
[0030]-P掺杂阱5设置相同平面上且横向于基极层4，并且比基极层4更深地延伸到漂移层8中。P阱5没有连接到P基极层4。
[0031]-η掺杂增强层6 (其比漂移层8经过更高的掺杂)围绕基极层4，使得增强层6将基极层4与漂移层8和阱5完全分隔。示范地，增强层6比阱5要浅。
[0032]-作为对发射极电极(2)的补充，导电层32设置在发射极侧11(其覆盖阱5)上(图12)。另外，导电层32可覆盖增强层6中设置在阱5与基极层4之间的这部分并且延伸到基极层4上方的区域。在这个实施例中，如果漂移层延伸到发射极侧11的表面，则漂移层8也被导电层32覆盖。为了制造这种装置，第二电绝缘层36和/或导电层32能够用作掩模，因此简化制造。导电层32能够由任何适当的导电材料、示范地为多晶硅或金属来制成。
[0033]-第二电绝缘层36将导电层32分别与阱5和其它层4、6分隔。这个第二绝缘层36能够选择为薄至50至150 nm，其比例如图3和图4所示装置等的现有技术装置(其厚度为500至1500 nm的具有采取氧化硅层形式的第三绝缘层38)中使用的绝缘层38要薄许多。通过具有这种薄的第二绝缘层，电容必定降低，并且由此开关能力得到改进。
[0034]-第三绝缘层38在发射极侧11上设置在沟槽栅电极3、导电层32、以及基极层4、增强层6和漂移层8中延伸到沟槽栅电极3与阱5之间的发射极侧11的那些部分之上。第三绝缘层38在导电层32之上、即在层32中位于与第二绝缘层38相对的这一侧上具有凹口 39，使得导电层32与发射极电极2电接触。
[0035]“横向”在本描述中将表示两个层/区域设置在相同平面中，该平面位于与发射极侧平行。在那个平面中，层相互横向(邻接、侧对侧)或相邻设置，而层相互之间可具有距离，即，另一层可设置在两个层之间，但是它们也可彼此直接相邻、即彼此接触。层的“横向侦『将是对象中与发射极侧11垂直的侧面。
[0036]在图7至图12中，公开与图6所示IGBT相似的IGBT，但是这些IGBT包括附加特征，如下面更详细说明。
[0037]在图7所示的发明IGBT中，第二 η掺杂源区75在发射极侧11设置在沟槽栅电极3与阱5之间的基极层4上，其中第二源区75示范地从第一电绝缘层34至少延伸到导电层32的边界。第二源区75示范地连同第一源区7 —起创建，因而减少制造期间的掩蔽步骤。第二源区75具有比漂移层8要高的掺杂浓度。
[0038]图8示出包括η掺杂缓冲层85的另一个发明IGBT，η掺杂缓冲层85具有比漂移层8要高的掺杂浓度，设置在漂移层8与集电极层9之间。
[0039]发明发射极在一侧设计还能够应用于反向导通IGBT，其中在与集电极层9相同的平面中(即，在集电极侧15上和横向于集电极层9)，如图9所示设置η掺杂第一区95。因此，第一区95与集电极层9交替地设置。第一区95具有比漂移层8要高的掺杂浓度。
[0040]导电层32可由与沟槽栅电极3相同的材料来制成。通过其与发射极电极2接触，导电层32处于与发射极电极2相同的电位。这个层不是像栅电极那样可控的。因此，它因栅极上的增加电容效应而对开关性能没有负面影响。
[0041]在如图10所示的另一示范实施例中，发明IGBT包括P阱5，其比沟槽栅电极3更深地延伸到漂移层8中。这将提供改进阻塞性能和较低开关损耗。
[0042]在图6至图10和图12中，增强层6直接邻接阱5。备选地，如图11所示，漂移层8可在阱5与增强层6之间的区域中延伸到绝缘层36。在这个实施例中，漂移层8延伸到晶片的表面，使得增强层6和阱5通过漂移层8相互分隔。通态损耗可通过这种布置来降低。
[0043]在用于这个实施例的一种示范制造方法中，第二绝缘层36和导电层32用作用于创建基极层4和增强层6的掩模。在宽导电层32和窄阱5的情况下，阱5和增强层6变成相互隔绝(disposed)。示范地，发明半导体器件能够包括具有与导电层32不同数量的沟槽栅电极3的栅电极设计。例如，可存在比设置在设计中的沟槽栅电极3要少的导电层32，使得有效单元100对总区域的密度增加。在另一个备选方案中，超过一个P阱5设置在有效沟槽之间，其中阱5可设置在公共导电层之下，或者阱5可设置在独立导电层32之下，其中层32通过第三绝缘层38分隔。在两个阱5之间，具有由增强层6围绕的基极层4的结构可重复。
[0044]在另一示范实施例中，发明IGBT I包括P掺杂条，其具有比基极层4要高的掺杂浓度。该条在发射极侧11设置在与图6至图12所示的透视图垂直的平面中。在该条处，源区7和75、基极层4以及增强层6端接。该条延伸到晶片的表面。该条在与发射极侧平行的平面中与第一源区7附连沟槽栅电极3的方向垂直地延伸。
[0045]阱5可延伸到条45，或者备选地，它可端接，使得没有实现与条45的接触。在这种情况下，增强层6或基极层4或者这两种层可设置在阱5与条45之间。阱与条之间的连接将产生非浮动阱，其将增加静态损耗并且使开关性能恶化。
[0046]在另一个实施例中，交换传导率类型，即，第一传导率类型的所有层为P型(例如漂移层8、第一和第二源区7、75)，而第二传导率类型的所有层为n型(例如基极层4、阱5)。
[0047]发明IGBT I通过下列方法来制造。提供具有发射极侧和集电极侧的低(n_)掺杂晶片。晶片具有均匀恒定的掺杂浓度。晶片可基于硅或GaN或SiC晶片来制成。在成品绝缘栅双极晶体管I中具有未修正低掺杂的晶片的部分形成漂移层8。
[0048]施加掩模,并且引入第一 P掺杂剂以用于形成讲5。
[0049]在发射极侧11上引入沟槽凹口，沟槽凹口涂敷有第一绝缘层34。经涂敷的沟槽凹口则填充有导电材料，例如重掺杂多晶硅或者如铝等金属。通过这个步骤，形成沟槽栅电极3。
[0050]此后，形成第二绝缘层36，其覆盖阱5。在这个第二绝缘层36之上，形成导电层32。这个导电层32可由与沟槽栅电极3相同的材料来形成，但是也可使用其它导电材料。导电层32覆盖阱5，并且可横向(即，在与发射极侧11平行的平面中)延伸超出阱5，使得阱由导电层32覆盖，但是通过第二绝缘层36与其绝缘。导电层32可示范地延伸到阱5外部I至10 y m,在另一个示范实施例中为I至5 iim或者5至10 u m0由于第二绝缘层36将导电层32与晶片绝缘，所以它至少横向延伸到导电层32的横向侧或者甚至超出其横向侧。
[0051]然后，增强层6通过在发射极侧11上引入n第二掺杂剂(使用导电层32作为掩模来将其扩散到晶片中)来形成。
[0052]在引入n第二掺杂剂之后，基极层4通过在发射极侧11上引入p第三掺杂剂、使用导电层32作为掩模来形成。p第三掺杂剂从发射极侧11扩散到晶片中比第二掺杂剂扩散到的深度要低的深度，使得基极层5嵌入增强层6中。根据导电层32延伸超出p阱5的距离以及根据第二和第三掺杂剂的扩散深度/长度，在图6中(增强层6延伸到p阱5，但是将P阱5与基极层4分隔)或者在图12中(其中增强层6仍然将基极层4与漂移层8分隔，但是通过漂移层8与p阱5分隔)示出实施例。在这种装置中，第三掺杂剂没有横向地扩散到远至到达P阱5。
[0053]示范地，集电极层9则通过在集电极侧15上引入p第四掺杂剂(其扩散到晶片中)来形成。集电极层9也可在另一个制造步骤制作。
[0054]如果创建缓冲层85 (参见图8)，则缓冲层85必须在集电极层9之前被创建。缓冲层85示范地通过在集电极侧15上引入n掺杂剂来创建。缓冲层85始终具有比漂移层8要高的掺杂浓度。
[0055]然后，将第三绝缘层38施加在导电层32(其横向延伸到沟槽栅电极3)之上。制作第三绝缘层38，其中具有导电层32上的凹口 39以用于导电层32与发射极电极2接触，并且具有发射极电极2到基极层4的接触开口。凹口和接触开口示范地通过分别部分去除基极层和导电层之上的第三绝缘层38来制作。
[0056]在接触开口中，n第五掺杂剂使用第三绝缘层38和导电层32作为掩模来弓丨入，以用于形成第一源区7。示范地，此后激活第五掺杂剂。[0057]备选地，导电层32可用作掩模，以用于引入η第五掺杂剂。在这种情况下，创建两个沟槽栅电极3之间的第一源区以及沟槽栅电极3与P阱5之间的第二源区75。然后，在创建源区7、75之后，可施加第三绝缘层38。第三绝缘层38覆盖第二源区75、凹口 39旁的导电层32，并且使两个沟槽栅电极3之间的接触开口保留为开启。示范地执行蚀刻步骤，以便经过第一源区7进行蚀刻以用于基极层5与发射极电极2 (图中未示出)接触；通过这种方法，基极层5到发射极电极2的接触开口设置在发射极侧11之下的平面中。晶片的发射极侧11将是最外侧平面，其中层或区域在设置发射极电极2的侧平行地设置在晶片中。
[0058]备选地，采用覆盖两个沟槽栅电极3之间的中心区域的掩模来创建源区，以用于基极层5与发射极电极3的接触。
[0059]最后,制作发射极电极2和集电极电极25。
[0060]掺杂剂能够通过适当方法、例如植入或沉积来引入。扩散步骤能够在引入对应掺杂剂之后直接进行，但是也能够在后一阶段执行，例如对于基极层4，P阱5采用扩散步骤来制作，其掺杂剖面从最大值稳定地降低到掺杂剂的最大扩散深度(这取决于掺杂剂种类和扩散条件、例如扩散时间和温度)。应当注意，术语“包括”并不排除其它元件或步骤，并且不定冠词“一”或“一个”并不排除多个。也可组合与不同实施例结合描述的元件。还应当注意，权利要求书中的参考标号不应当理解为限制权利要求的范围。
[0061]参考标号列表
1IGBT
10晶片
11发射极侧
12第一侧
15集电极侧
16第二侧 100 有效单元 110 伪单元
120，130，140，150，160 现有技术 IGBT
2发射极电极 25 集电极电极
3沟槽栅电极
31平面栅极 300 插入沟槽栅极
32导电层
34 第一绝缘层 36 第二绝缘层
38第三绝缘层
39凹口
4基极层
5阱
6增强层7第一源区75第二源区
8漂移层85缓冲层
9集电极层95第一区。
【权利要求】
1.一种绝缘栅双极晶体管，具有发射极侧(11)上的发射极电极(2)和与所述发射极侧(11)相对的集电极侧(15)上的集电极电极(25)之间的层，包括: -第一传导率类型的漂移层(8)， -与所述第一传导率类型不同的第二传导率类型的集电极层(9)，其设置在所述漂移层⑶与所述集电极电极(25)之间，并且电接触所述集电极电极(25)， -第二传导率类型的基极层(4)，所述基极层(4)设置在所述漂移层(8)与所述发射极电极(2)之间，所述基极层(4)电接触所述发射极电极(2)， -所述第一传导率类型的第一源区(7)，其在所述基极层(4)上朝所述发射极侧(11)设置，并且电接触所述发射极电极(2)，所述第一源区(7)具有比所述漂移层⑶要高的掺杂浓度， -沟槽栅电极(3)，其设置在所述基极层(4)侧面，并且比所述基极层(4)更深地延伸到所述漂移层(8)中，并且所述沟槽栅电极(3)通过第一绝缘层(34)与所述基极层(4)、所述第一源区(7)和所述漂移层(8)分隔，其中沟道能在所述发射极电极(2)、所述第一源区(7)、所述基极层(4)和所述漂移层(8)之间形成， -所述第二传导率类型的阱(5)，其设置在所述基极层(4)的侧面，并且比所述基极层(4)更深地延伸到所述漂移层(8)中， -所述第一传导率类型的增强层(6)，其围绕所述基极层(4)，使得所述增强层(6)将所述基极层(4)与所述漂移层(8)和所述阱(5)完全分隔， -作为对所述发射极电极⑵的补充的导电层(32)，其覆盖所述阱(5)，其中所述导电层(32)通过第二电绝缘层(36)与所述阱(5)分隔， -第三绝缘层(38)，其在所述发射极侧(11)上设置在所述沟槽栅电极(3)、所述导电层(32)、以及所述基极层(4)、所述增强层(6)和所述漂移层(8)中位于所述沟槽栅电极(3)与所述阱(5)之间的那些部分之上，并且其在所述导电层(32)之上具有凹口(39)，使得所述导电层(32)电接触所述发射极电极(2)。
2.如权利要求1所述的绝缘栅双极晶体管(I)，其特征在于，所述第一传导率类型的第二源区(75)在所述发射极侧(11)设置在所述沟槽栅电极(3)与所述阱(5)之间的所述基极层(4)上，其中所述第二源区(75)从所述第一电绝缘层(34)至少延伸到所述第二电绝缘层(36)的边界，所述第二源区(75)具有比所述漂移层(8)要高的掺杂浓度。
3.如权利要求1和2中的任一项所述的绝缘栅双极晶体管(I)，其特征在于，所述阱(5)比所述沟槽栅电极(3)更深地延伸到所述漂移层(8)中。
4.如权利要求1至3中的任一项所述的绝缘栅双极晶体管(I)，其特征在于，具有比所述漂移层(8)要高的掺杂浓度的所述第一传导率类型的缓冲层(85)设置在所述漂移层(8)与所述集电极层(9)之间。
5.如权利要求1至4中的任一项所述的绝缘栅双极晶体管(I)，其特征在于，所述绝缘栅双极晶体管(I)还包括所述第一传导率类型的第一区(95)，所述第一区(95)在所述集电极侧(15)设置在所述集电极层(9)的侧面，所述第一区(95)具有比所述漂移层(8)要高的掺杂浓度。
6.如权利要求1和5中的任一项所述的绝缘栅双极晶体管(I)，其特征在于，所述导电层(32)由与所述沟槽栅电极(3)相同的材料制成。
7.如权利要求1至6中的任一项所述的绝缘栅双极晶体管(I)，其特征在于，所述绝缘栅双极晶体管(I)还包括具有比所述基极层(4)要高的掺杂浓度的所述第二传导率类型的条(45)，所述条(45)在所述发射极侧(11)、在与所述发射极侧(11)平行的平面中与所述第一源区(7)附连所述沟槽栅电极(3)的方向垂直地设置，并且在所述条，所述第一源区(7)、所述基极层(4)和所述沟槽栅电极(3)端接。
8.如权利要求6所述的绝缘栅双极晶体管(I)，其特征在于，所述阱(5)延伸到所述条。
9.如权利要求6所述的绝缘栅双极晶体管(I)，其特征在于，所述阱(5)通过所述增强层(6)和所述基极层(4)中的至少一个与所述条分隔。
10.如权利要求1至8中的任一项所述的绝缘栅双极晶体管(I)，其特征在于，所述导电层(32)还覆盖所述增强层(6)中延伸到所述阱(5)与所述第一绝缘层(34)之间的区域中的所述发射极侧(11)的这部分，并且延迟到所述基极层(4)上方的区域，其中所述导电层(32)通过所述第 二电绝缘层(36)与这些层(4，5，6)分隔。
11.如权利要求1至9中的任一项所述的绝缘栅双极晶体管(I)，其特征在于，所述漂移层(8)延伸到所述阱(5)与所述增强层(6)之间的区域中的所述第二电绝缘层(36)。
12.如权利要求1至10中的任一项所述的绝缘栅双极晶体管(I)，其特征在于，所述第二电绝缘层(36)具有50至150 nm的厚度。
13.一种用于制造绝缘栅双极晶体管的方法，其中，执行下列制造步骤: -提供具有发射极侧和集电极侧的第一传导率类型的低掺杂晶片，所述晶片的部分在成品绝缘栅双极晶体管(I)中具有未修正低掺杂，以形成漂移层(8)， -施加掩模并且引入与所述第一传导率类型不同的第二传导率类型的第一掺杂剂，以用于形成阱(5)， -在所述发射极侧(11)上制作沟槽凹口，采用第一绝缘层(34)来涂敷所述沟槽凹口，并且采用导电材料来填充经涂敷的沟槽凹口，使得形成沟槽栅电极(3)， -形成覆盖所述阱(5)的第二绝缘层(36)， -在所述第二绝缘层(36)之上形成导电层(32)， -通过引入所述第一传导率类型的第二掺杂剂，并且使用所述导电层(32)作为掩模将所述第二掺杂剂扩散到所述晶片中，来创建增强层(6)， -在引入所述第二掺杂剂之后，通过使用所述导电层(32)作为掩模引入所述第二传导率类型的第三掺杂剂，并且将第三掺杂剂从所述发射极侧(11)引入所述晶片到比第二掺杂剂扩散到的更低的深度，来创建基极层(4)， -通过在所述集电极侧(15)上引入所述第二传导率类型的第四掺杂剂，并且将所述第四掺杂剂扩散到所述晶片中，来创建集电极层(9)， -至少使用所述导电层(32)作为掩模来引入所述第一传导率类型的第五掺杂剂，以用于形成第一源区(7)， -在所述导电层(32)之上施加第三绝缘层(38)，所述第三绝缘层(38)在所述导电层(32)上具有凹口(39)以用于所述导电层(32)与所述发射极电极(2)的接触和到所述基极层(4)的接触开口， -施加发射极电极⑵和集电极电极(25)。
14.如权利要求13所述的用于制造绝缘栅双极晶体管的方法，其特征在于-首先在所述导电层(32)之上施加所述第三绝缘层(38)，使得所述第三绝缘层(38)横向延伸到所述沟槽栅电极(3)，所述第三绝缘层(38)具有到所述基极层(4)的接触开口，-使用所述第三绝缘层(38)和所述导电层(32)作为掩模来引入所述第一传导率类型的第五掺杂剂，以用于形成第一源区(7`)。
【文档编号】H01L29/10GK103650148SQ201280033829
【公开日】2014年3月19日 申请日期:2012年7月6日 优先权日:2011年7月7日
【发明者】M.安登纳, M.拉希莫, C.科瓦斯塞, A.科普塔 申请人:Abb 技术有限公司