微电子器件的制作方法
【专利摘要】在两个导电电极之间夹置的晶体半导体类肖特基势垒二极管与存储器元件、字线和位线串联，其中该设置提供大于IV的电压容限以及大于5×106A/cm2的电流密度。该类肖特基势垒二极管可以在与低温BEOL半导体加工兼容的条件下制造，可以在低电压下提供高电流，呈现高的导通-关断比，并且实现了大存储器阵列。
【专利说明】微电子器件
【技术领域】
[0001]本发明总体上涉及微电子器件领域。更具体地，本发明涉及用于大的电子部件阵列中的微电子器件。
【背景技术】
[0002]为了增加存储器技术(易失性和非易失性)的密度，交叉点设计是优选的。在这种最优化的设计中，字线和位线(下文中称为存储器线)以等于2F的最小间距延伸，其中F是指光刻最小特征尺寸(feature size)(例如,32nm),并且存储元件被放置在这些垂直取向的存储器线之间的它们的交叉点处。在这种存储器技术中存在两种可能的设计:
[0003](a)纳米-交叉(nano-crossbar)设计:是指这样的设计:其中，存储器线以亚光刻间距延伸。在该设计中，存储器基元(memory cell)面积从4F2减小到4FS2,其中2FS是纳米级间距并且匕〈$，其中F是上述光刻最小特征尺寸。先前的研究详细描述了这些亚光刻特征如何与光刻界定的字线和位线驱动器/解码器电路对接。
[0004](b) 3D设计:是指这样的设计:其中，存储器线以光刻间距延伸，设置多个存储器层。这些基元的有效面积因此为4F2/n，其中η是层叠的存储器层的数目。
[0005]在上述的任一种设计情况下，在存储器线的交叉处需要两个器件部件:
[0006](a)存储器元件:是指用于存储数据/信息的元件。此处存在很多选择(包括，例如，相变存储器(PCM)、MRAM、电阻式RAM、固体电解质存储器、FeRAM等)，一种有前景的存储器节点材料是PCM。
[0007](b)整流元件或存取器件:由于并不是在每个交叉点处都设置晶体管，需要器件来进行整流(呈现非线性)。这确保位于未被选择的字线和位线上的存储器基元不会被非故意地编程或彼此短路，并且不泄漏显著量的电流。
[0008]对于大多数有前景的存储器材料，对于20_40nm范围内的临界尺寸(⑶)，需要的编程电流密度在107-108A/cm2的量级。图1示例出了对于在电流通过时可控地改变相的电阻式存储器元件，复位电流和复位电流密度与临界尺寸的关系图。从图1可以看出，电流随着按比例缩小而减小，但是电流密度由于随着按比例缩小而增加的热损而显著增加。
[0009]应当注意，由于PCM⑶小于F (为了最小化复位电流以及最小化邻近效应)，串联二极管中的有效电流密度一定程度地更小。如果PCM⑶的范围为0.5F (间距的1/4)到
0.66F (间距的1/3)，则二极管中的复位电流将为较小的2.25X到4X。然而，这种电流密度仍极闻。
[0010]能够用于整流的最公知的单晶硅P-η和肖特基二极管在低电压下提供1-2x107A/cm2。该极限来自于多种不同因素，这些因素包括p-n结中的高水平注入效应以及(一个或多个)掺杂区的串联电阻等。这是小于大多数电阻式存储器元件所需的量值的量级。此外，能够在中间制程(MOL)或后端制程(BEOL)较低温度工艺中制造的二极管的质量通常差得多，这是因为它们必须在具有低得多的迁移率的非晶或多晶硅中制造。这些考虑阻碍了单晶硅或其它硅材料中的P-n结用作大电流存储器元件(尤其在3D中)的整流器。[0011]此外，流过未被选择的基元的电流必须小以防止阵列干扰和减小编程功率。通常，需要远超过字线(WL)或位线(BL)上的元件数目的10倍的整流比。换言之，对于典型的Mbit阵列，需要10000或更高的整流比(优选超过107)。整流比是偏置的函数，这是因为漏损量是偏置的函数。
[0012]当前受让人开发的一种方案涉及使用固体电解质(SE)器件元件(参见例如美国专利7，382，647)作为用于PCM的存取(二极管)元件。这种途径的优点是高导通/关断(0N/OFF)比，因为SE能够在导通状态下提供高电流(因为其具有桥接两个电极的金属丝)以及低关断电流。然而，该途径的缺点包括:
[0013](a)需要明确的擦除步骤来擦除所述金属丝，其中这种擦除步骤会是相当慢的(例如，擦除厚的金属丝需要数百微秒)，以及
[0014](b)大电流编程期间SE元件的可靠性/耐久性低。
[0015]此外，存在其它包含密集的部件阵列的电子应用，例如液晶显示器(LCD)和有机发光二极管(OLED)阵列，它们需要可提供单个(或多个)元件可访问性且同时阻断通过半选择的(half-selected)或未选择的元件的多个电流路径的存取元件(access element)。
[0016]本发明的实施例的目的在于改进现有技术系统和方法。
【发明内容】
[0017]本发明教导了解决其它二极管的电压容限限制(voltage margin limitation)的晶体半导电材料的合成。为了使得较大阵列(>1MB)的存储器元件能够被寻址，将需要1.5V的电压容限。本发明提供了约IV的半容限(用导电式原子力显微镜(AFM)测量的)，其导致2V的总容限。
[0018]本发明提供了用作包括密集的诸如存储器和显示器的部件阵列的电子应用中的大电流密度“存取器件”的晶体材料族，其中所述晶体材料具有如下化学式:
[0019]MaXbY2,
[0020]其中a=0.4-1.2，b=0.8-1.2，
[0021]其中M 选自 Cu、Ag、Li 和 Zn，
[0022]其中X选自Cr、Mo和W，并且
[0023]其中Y 选自 Se、S、0 和 Te。
[0024]这种晶体材料的非限制性实例包括Cua24Cra26Sa5和Cua24Cra26Sea5t5尽管在本说明书中提供了所述晶体材料的几个特定实例，但是应注意在不脱离本发明的范围的情况下也可以使用上面提供的各种元素的其它组合。
[0025]这种晶体材料可以在BEOL兼容的温度(低于400°C )下制造。此外，使用这些材料制造的存取器件当被夹置在适当的电极之间时已经显示出承载大电流密度并且呈现极好的导通/关断比。
[0026]在一个实施例中，本发明提供了一种器件，其包括:(a)位线；(b) MaXbY2M，其中a=0.4-1.2，b=0.8-1.2，M 选自 Cu、Ag、Li 和 Zn，X 选自 Cr、Mo 和 W,并且 Y 选自 Se、S、0 和Te ; (c)存储器元件(例如，相变存储器(PCM)、电阻式RAM (RRAM)、磁阻式RAM (MRAM)等)；(d)字线，并且其中所述MaXbY2层和存储器元件:(i)被夹置在所述位线和所述字线之间，并且(ii)与所述字线和所述位线电串联。[0027]在另一个实施例中，本发明提供了一种器件，其包括:(a)位线；(b)被顶部导电层和底部导电层夹置的CuaCrbSc层，其中a=0.24 ± 0.005，b=0.26 ± 0.005，并且c=0.50±0.01 ; (c)存储器元件(例如，相变存储器(PCM)、电阻式RAM (RRAM)、磁阻式RAM(MRAM)等);(d)字线，并且其中所述CuaCrbS。层和所述存储器元件:(i)被夹置在所述位线和所述字线之间，并且(i i )与所述字线和所述位线电串联。
[0028]在另一个实施例中，本发明提供了一种器件，其包括:(a)位线；(b)被顶部导电层和底部导电层夹置的CuaCrbSec层，其中a=0.24±0.005，b=0.26±0.005，并且c=0.50±0.01 ; (c)存储器元件(例如，相变存储器(PCM)、电阻式RAM (RRAM)、磁阻式RAM(MRAM)等)；(d)字线，并且其中所述CuaCrbSe。层和所述存储器元件:(i)被夹置在所述位线和所述字线之间，并且(i i )与所述字线和所述位线电串联。
[0029]因此，根据本发明的第一方面，提供了一种微电子器件，其包括:位线；MaXbY2层，其中 a=0.4-1.2，b=0.8-1.2，M 选自 Cu、Ag、Li 和 Zn，X 选自 Cr、Mo 和 W,并且 Y 选自 Se、S、O和Te ;存储器元件；以及字线。所述MaXbY2层和所述存储器元件:(i )被夹置在所述位线和所述字线之间，并且(i i )与所述字线和所述位线电串联。
[0030]优选地，在所述器件中，所述MaXbY2层是CuaCrbS2，其中a=0.4-1.2并且b=0.8-1.2。[0031 ]优选地，在所述器件中，所述 MaXbY2 层是 Cu0.24±0.005Cr0.26±0.005S0.5±0.01。
[0032]优选地，在所述器件中，所述MaXbY2层是CuaCrbSe2,其中a=0.4-1.2，并且b=0.8-1.2。
[0033]优选地，在所述器件中，所述MaXbY2 层是 Cua24iacici5Cra26iacici5Sea5iacilt5
[0034]优选地，所述器件还包括与所述MaXbY2材料的相反侧接触的导电层。
[0035]优选地，在所述器件中，所述导电层中的至少一个是惰性的。
[0036]优选地，在所述器件中，所述导电层中的至少一个包括Cu3Ge。
[0037]优选地，所述器件在大于5xl06A/cm2的电流密度下可靠地操作。
[0038]优选地，所述器件具有大于IV的电压容限。
[0039]优选地，还提供一种包括根据所述第一方面的器件的阵列的交叉点(crosspoint)存储器阵列。
[0040]根据本发明的第二方面，提供了一种方法，其包括:向所述器件的阵列施加电压，由此改变所述存储器元件中的一个存储器元件的状态。
[0041 ] 优选地，所述方法还包括读出所述一个存储器元件的状态。
[0042]优选地，在所述方法中，所读出的状态是所述存储器元件中的一个存储器元件的电阻。
[0043]优选地，所述第一方面的器件还在其侧面被夹置在电介质之间。
[0044]优选地，所述第一方面的器件是如下结构的组合或如下结构中任何结构的一部分:蘑菇结构、凹陷蘑菇结构、柱基元(pillar cell)、光刻孔结构、亚光刻孔结构、以及环形基元结构。
[0045]优选地，在所述第一方面的器件中，所述存储器元件是如下存储器中的任何存储器:相变存储器(PCM);电阻式RAM (RRAM);磁阻式RAM (MRAM)0
[0046]从第三方面来看，本发明提供了一种电子器件，其包括:位线；被顶部导电层和底部导电层夹置的 CuaCrbSc 层，其中 a=0.24±0.005，b=0.26±0.005，并且 c=0.50±0.01 ;存储器元件；以及字线。所述CuaCrbS。层和所述存储器元件:(i )被夹置在所述位线和所述字线之间，并且(ii)与所述字线和所述位线电串联。
[0047]优选地，所述器件在大于5X106A/cm2的电流密度下可靠地操作。
[0048]优选地，所述器件具有大于IV的电压容限。
[0049]优选地，提供一种包括第三方面的器件的阵列的交叉点存储器阵列。
[0050]优选地，还提供一种方法，该方法包括:向所述阵列施加电压，由此改变所述存储器元件中的一个存储器元件的状态。
[0051 ] 优选地，所述方法还包括读出所述一个存储器元件的状态。
[0052]优选地，在所述方法中，所读出的状态是所述存储器元件中的一个存储器元件的电阻。
[0053]优选地，所述第三方面的器件是如下结构的组合或如下结构中任何结构的一部分:蘑菇结构、凹陷蘑菇结构、柱基元、光刻孔结构、亚光刻孔结构、以及环形基元结构。
[0054]优选地，在所述器件中，所述存储器元件是如下存储器中的任何存储器:相变存储器(PCM);电阻式 RAM (RRAM);磁阻式 RAM (MRAM)0
[0055]从第四方面来看，本发明提供了一种电子器件，其包括:位线；被顶部导电层和底部导电层夹置的 CuaCrbSec 层，其中 a=0.24±0.005，b=0.26±0.005，并且 c=0.50±0.01 ;存储器元件；以及字线。所述CuaCrbSe。层和所述存储器元件:(i )被夹置在所述位线和所述字线之间，并且(ii)与所述字线和所述位线电串联。
[0056]优选地，所述器件在大于5xl06A/cm2的电流密度下可靠地操作。
[0057]优选地，所述器件具有大于IV的电压容限。
[0058]优选地，还提供一种包括所述第四方面的器件的阵列的交叉点存储器阵列。
[0059]优选地，所述第四方面的器件的所述存储器元件是如下存储器中的任何存储器:相变存储器(PCM);电阻式RAM (RRAM);磁阻式RAM (MRAM)0
[0060]本发明与先前发明相比优点包括但不限于:
[0061]可靠性一(根据本发明的教导制造的存取器件的)存取器件特征在大电流循环时没有可感到的变化，这与基于固体电解质的存取器件不同；
[0062]高导通/关断比一其中导通/关断比取决于Μ、X和Y的选择；
[0063]大电流密度——超过5xl06A/cm2的电流密度——这是与非晶Si或多晶硅相比独特的优点；
[0064]与先前公开的存取器件的电压容限相比高的电压容限。导电式AFM测量表明半容限大于IV。
【专利附图】
【附图说明】
[0065]现在将仅通过举例的方式参考在附图中示例的本发明的优选实施例来描述本发明。
[0066]图1示例出对于在电流通过时可控地改变相的电阻式存储器元件，复位电流和复位电流密度与临界尺寸的关系图；
[0067]图2描绘了用作存取器件的本发明的实施例，其中MaXbY2材料的薄膜被夹置在两个导电区域之间；[0068]图3描绘了本发明的实施例，其中包括Cua24Cra26Sa5层的薄膜被夹置在W电极之间或者被夹置在W电极和Cu (或Cu3Ge)电极之间；
[0069]图4A描绘了根据本发明实施例的包括Cua24Cra26Sa5层的薄膜的I/V特性；
[0070]图4B示例出如何使用导电式原子力显微镜(C-AFM)测量与根据本发明实施例的包括MaXbY2材料的器件相关联的大电流密度的例子；
[0071 ] 图4C描绘了包含MaXbY2材料的根据本发明实施例的器件和M8X1Y6方案之间的电流密度的比较；
[0072]图5描绘了根据本发明实施例的器件叠层结构的例子，其中MaXbY2层在其侧面被夹置在电介质之间并且在顶部和底部被夹置在电极/半导体之间；
[0073]图6描绘了根据本发明实施例的图5的叠层结构以及在MaXbY2层和钨(W) /金属线之间设置的两个界面层；
[0074]图7描绘了根据本发明实施例的由MaXbY2和M8XY6层形成的异质结构以及另外的界面层；
[0075]图8a_f示例出包含根据本发明实施例的具有MaXbY2层的大电流密度存取器件或二极管器件的各种所关注的结构的非限制性实例；
[0076]图9a示例出根据本发明实施例的亚光刻孔器件与具有MaXbY2层的构图的(patterned) 二极管的组合的横截面；
[0077]图9b示例出根据本发明实施例的亚光刻孔器件与二极管器件的另一组合；
[0078]图10示例出根据本发明实施例的亚光刻孔存储器结构与未构图的二极管的组合的横截面，其中未构图的二极管面对具有CMOS电路的娃衬底；
[0079]图11示例出根据本发明实施例的亚光刻孔结构与具有MaXbY2层的未构图的二极管的组合，其中具有MaXbY2层的未构图的二极管背离具有CMOS电路的硅衬底；
[0080]图12示例出根据本发明实施例的亚光刻孔结构与具有MaXbY2层的构图的二极管的组合，其中具有MaXbY2层的构图的二极管背离具有CMOS电路的硅衬底；
[0081]图13示例出根据本发明实施例的具有MaXbY2层的未构图的二极管与凹陷蘑菇结构的组合，其中具有MaXbY2层的未构图的二极管面对具有CMOS电路的硅衬底；
[0082]图14示例出根据本发明实施例的具有MaXbY2层的构图的二极管与凹陷蘑菇结构的组合，其中具有MaXbY2层的构图的二极管背离具有CMOS电路的硅衬底；
[0083]图15示例出根据本发明实施例的具有MaXbY2层的未构图的二极管与环形存储器结构的组合，其中未构图的二极管面对具有CMOS电路的硅衬底；并且
[0084]图16示例出根据本发明实施例的具有MaXbY2层的构图的二极管与环形结构的组合，其中构图的二极管背离具有CMOS电路的硅衬底。
【具体实施方式】
[0085]尽管在优选实施例中示例和描述本发明，但是可以以很多不同的配置产生本发明。在附图中描绘并且在本文中将详细描述本发明的优选实施例，应当理解，本公开应被认为是本发明原理的范例及其构造的相关功能性说明，而不旨在将本发明限制为所示例的实施例。本领域技术人员将预见在本发明的范围内的很多其它可能的变型。
[0086]本发明总体上涉及大电流密度存取器件领域。更具体地，本发明涉及用于大的电子部件阵列的具有大电压容限的低温后端制程(BEOL)兼容二极管。
[0087]如在名称为“Backendof Line (BEOL) Compatible High Current Density AccessDevice for High Density Arrays of Electronic Components，，(美国序列号 12/727，746)的由当前受让人开发的一种方案涉及二极管作为存取器件的使用。在该方案中，所述二极管提供高导通/关断比、低温BEOL兼容的制造能力以及提供大电流密度的能力。在那个申请中描述的优选二极管材料(我们称为M8X1Y6或816的类型)的限制是:其?1.1V的低电压容限。
[0088]因此，需要这样的二极管(用作半导体存储器阵列的存取元件):其能够在与标准BEOL加工兼容的温度(即，低于400°C)下制造且同时能够提供大电流密度并且可靠地工作。
[0089]本发明提供了用作包括密集的诸如存储器和显示器的部件阵列的电子应用中的大电流密度“存取器件”的晶体材料族，其中所述晶体材料具有如下化学式:
[0090]MaXbY2,
[0091]其中a=0.4-1.2，b=0.8-1.2 (下文中，缩写为 112)，
[0092]其中M 选自 Cu、Ag、Li 和 Zn，
[0093]其中X选自Cr、Mo和W，并且
[0094]其中Y 选自 Se、S、O 和 Te。
[0095]图2描绘了用作存取器件的本发明的器件结构的一个实施例，其中上述MaXbY2材料的薄膜204被夹置在两个导电区域202和206之间。应当注意，尽管本说明书在各种实例中讨论了单层MaXbY2材料，但是本领域普通技术人员将认识到，也可以使用具有不同组成的多层MaXbY2膜来代替这种单层。
[0096]在一个实施例中，上述MaXbY2材料的薄膜(典型地，20_100nm)被夹置在两个导电区域之间，其中所述导电区域可以是金属或不同的半导体。在该实施例的一个非限制性实例中，40nm的Cuci 24Crci 26Stl 5膜被夹置在W和Pt电极之间，由此当W电极相对于Pt电极被负扫时，这种设置呈现具有Pt电极的类肖特基二极管的特性。
[0097]图3描绘了一个优选实施例，其中包括Cua24Cra26Sa5层302的薄膜被夹置在接触区域304和306之间。导电区域(304和306)、Cua24Cra26Sa5层302、相变/存储器材料312、以及导电区域314与字线308和位线310串联电连接。应当注意，尽管图3描绘了单个Cua24Cra26Sa5层，但是本领域普通技术人员将认识到，Cua24Cra26Sa5层可以存在有一个或多个界面层。在一个非限制性实例中，导电区域304和306中的每一个可以由W和W、W和Cu、或者W和Cu3Ge形成。
[0098]应当注意，在上述实例中，尽管使用了 CuaMCra26Sa 5层302的具体例子，应当注意，略微的变化在本实施例的范围内。例如，层302可以具有如下构成=Cua24iacici5Cra26iacici5Sa5+0.01°此外，其它痕量杂质也可以作为层302的部分而存在。
[0099]电压容限被定义为跨存取器件的这样的电压范围，对于该电压范围，流过存取器件的电流总是低于10nA。例如，如果在绘制了存取器件电流与施加到顶部电极(底部电极接地)的电压的关系的曲线的负侧上_|Vb|伏特和正侧上+ |Va|伏特处电流增加到IOnA以上，则电压容限将等于I Va|+ I Vb |。
[0100]图4A描绘了根据本发明优选实施例的包括Cua24Cra26Sa5层以及W和Pt电极的薄膜(近似30nm)的电流-电压(1-V)特性。当图4A中描绘的器件中的底部W电极上的电压从O扫到一组负电压时，该器件显示出类肖特基势垒的行为(即，1-V特性显示出电流对所施加电压的指数依赖性)。图4A也示例了根据本发明的优选实施例的包括Cua24Cra26Sas层的薄膜与先前的M8X1Y6方案的特性比较，M8X1Y6方案在名称为“Backend of Line (BEOL)Compatible High Current Density Access Device for High Density Arrays ofElectronic Components”(美国序列号N0.12/727，746)的共同受让的申请中公开。为了进行该比较，使用相同的实验设置(包括相同的电极材料和尺寸)，但被夹置的二极管材料不同(112VS.816)。应当注意，在图4A中，在正电压轴上观察到的大的泄漏电流是可能源自氧化和电极尺寸的极端不对称(?Icm的底部电极vs.?20nm的顶部电极)的测量的人为结果。因此，在图4A的测量中，从电流显示出在泄漏基线(leakage floor)上方陡峭且显著的上升的点，估计电压容限范围的右手侧。(对816器件进行的测量暗示，当这些器件的尺寸按比例缩小以形成集成阵列的一部分时，毯式(blanket)二极管薄膜上的AFM-测量的电压容限典型地为由相同二极管材料制成的器件的电压容限的一半。)
[0101]图4B示例出如何使用导电式原子力显微镜(C-AFM)测量与根据本发明的优选实施例的包括MaXbY2材料406的器件(使用不锈钢圆盘(puck)410而被接地)相关联的大电流密度的例子。在该设置中，向AFM探针402施加由电压源404提供的电压脉冲到，并且基于跨串联电阻器408的电压降而使用电流测量装置412测量电流。
[0102]图4C描绘了根据本发明的优选实施例的包括MaXbY2材料的器件与M8X1Y6方案之间的电流密度比较。与名称为 “Backend of Line (BEOL) Compatible High Current DensityAccess Device for High Density Arrays of Electronic Components，，(美国序列号N0.12/727，746)的共同受让的申请中公开的先前的M8X1Y6方案的比较显示出电压容限从560mV (对于M8X1Y6)提高到1140mV (对于基于本发明的Cua24Cra26Sa5膜的器件)。此外，对根据本发明的优选实施例的具有Cua24Cra26Sa5膜的器件的脉冲测量显示出:观察到约5x106A/cm2或更高的非常大的电流密度。
[0103]可能的器件结构:
[0104]尽管在下文中示出和讨论可能器件结构的几个非限制性实例，但是应当注意，存在很多能够被制成呈现上述器件特性的能够使用半导体制造工具/工艺制造的可能器件结构。
[0105]图5描绘了用于存储器件叠层的根据本发明的优选实施例的器件结构，其中MaXbY2层506在其侧面被夹置在电介质518和518之间，并且在顶部和底部被夹置在与字线和位线502和516电串联的电极/半导体之间。图5的器件结构也描绘了钨(W) /金属线504、510和514以及相变/存储器材料512。构造这种结构的一种方式是将MaXbY2材料填充到孔或过孔(via)中。其中蚀刻了过孔的电介质可以由氧化硅、氮化硅或某种其它低K电介质制成。
[0106]下面提供根据本发明的优选实施例可以如何制造图5中所示的叠层的非限制性实例。使用例如物理或化学气相沉积，将电介质518沉积到具有构图的位线516的线的晶片上。然后对电介质518进行光刻以使用诸如反应等离子体蚀刻的技术打开孔。可以在通常升高的温度下使用物理气相沉积来沉积MaXbY2层506。可以使用各种不同的技术来沉积层504、506、510、512、514，所述技术包括但不限于:化学气相沉积(CVD)、物理气相沉积技术(PVD-例如溅射、蒸镀等)、旋涂技术、原子层沉积技术(ALD)等。并且，可以使用各种光刻技术、蚀刻、化学机械抛光、剥离等界定这些层的具体特征。为了制造这些结构中的每一个，各种可能的工艺流都是可能的。
[0107]图6描绘了根据本发明的优选实施例的另一可能器件叠层的结构，其类似于图5的叠层的结构。在该实例中，正如在图5中一样，MaXbY2层606在其侧面被夹置在电介质608和618之间，并且在顶部和底部被夹置在与字线和位线602和616电串联的电极/半导体之间。图6的器件结构，正如图5中的一样,也描绘了鹤(W) /金属线604、610和614以及相变/存储器材料612。然而，与图5的叠层的结构不同，图6的叠层的结构还包括添加在MaXbY2层606和钨(W)/金属线604和610之间的一个或多个另外的界面层620和622。一个或多个界面层620和622可以用于改善/修改二极管特性，其中界面层620可以被添加到钨(W) /金属线604和MaXbY2层606的界面，并且/或者界面层622可以被添加到钨(W)/金属线610与MaXbY2层606的界面。例如，通过使用这些界面层，电压容限可以提高10%那么多。界面层的一个可能选择是SiNx。
[0108]图7描绘了由MaXbY2层708和M8XY6层716以及另外的界面层706、710、714和718形成的、根据本发明优选实施例的异质结构(组合两种二极管材料的特性)。MaXbY2层708和M8XY6层716在其侧面被夹置在电介质726和728之间，并且在顶部和底部被夹置在与字线和位线702和730电串联的电极/半导体之间。图7的器件结构也描绘了钨(W) /金属线704,712,720和724以及相变/存储器材料722。
[0109]图5、图6和图7中描绘的例子示出了其中MaXbY2薄膜被设置在两个电极以及垂直取向的字线和位线之间的本发明的优选实施例。因此，MaXbY2&其相关联的界面层和电极串联连接到其它元件，例如存储器元件(例如，相变存储器(PCM)、电阻式RAM (RRAM)、磁阻式RAM (MRAM)等)、电阻器、LED叠层或液晶元件。
[0110]根据本发明的优选实施例，交叉点存储器阵列可以由图3、图5、图6和图7所示的器件的阵列形成，其中电压可以被施加到所述交叉点阵列以改变存储器元件中的一个存储器元件的状态，之后可以是读取存储器元件的状态的随后步骤。例如，所读出的状态可以是所述一个存储器元件的电阻。
[0111]此外，如上所述，图5、图6和图7中所示的叠层的结构仅仅是示例本发明的优选实施例的代表性实例，因为存在很多其它器件结构，这些其它器件结构可能包括蘑菇形基元、凹陷蘑菇基元、环形电极和柱状基元。对于这些结构中的每一个，很多不同的工艺流(集成方案)是可能的。
[0112]此外，在其中MaXbY2薄膜被夹置在两个电极之间的一些情况下，有利的是，使接触中的一个的面积相对于另一个按比例缩小以调整该叠层的电学特性。例如，可以使用面积对称性来调整诸如电压容限、峰值电流和亚阈值斜率的特性。
[0113]制造MaXbY2的技术:
[0114]应当注意，根据本发明的优选实施例存在多种制造MaXbY2的方式，下面列出了其中的几种。
[0115]溅射:该技术包括使用来自一个或多个靶的共溅射来直接溅射MaXbY2薄膜。在溅射期间也可以使用反应气体(包括包含Y的那些)。此外，可能有利的是，在升高的温度(但是仍低于400°C)下沉积MaXbY2。在升高的温度下沉积的一个原因是使所述膜结晶。此外，升高的温度沉积有助于填充小孔结构并且也减轻等离子体对所述薄膜的损害效应。一些溅射实例包括
[0116]1从 MaXbY2-沉积；
[0117]ii在存在H2Y的条件下从MaXbY2靶沉积；
[0118]i i i从MaY和X靶共溅射；或者
[0119]iv在H2Y或其它反应环境中从M和X沉积。
[0120]化学气相沉积(CVD)或原子层沉积(ALD)工艺:可以使用CVD或ALD来在任何期望的衬底上沉积MaXbY2。
[0121]尽管已经在上文中提供了制造仏\￥2的几个例子，应当注意，该列表绝不是穷尽性的，并且在不脱离本发明的范围的情况下可以以其它方式制造MaXbY2。
[0122]利用PCM的具体实施例:
[0123]应当注意，存在组合相变存储器(PCM)和本发明的优选实施例的MaXbY2层的多种可能结构。存在4种感兴趣的PCM基元结构一蘑菇、凹陷蘑菇、孔-基元(或过孔中的存储器)和环形电极。可以使用多个不同的流程制造每种结构。用于MaXbY2选择器件的每种器件结构可以与这四种PCM基元结构中的任何基元结构(其与字线和位线串联)组合以产生各种可能的结构/工艺流。
[0124] 图8a示例出根据本发明的优选实施例包含具有MaXbY2层的大电流密度存取器件或二极管器件的蘑菇形结构。图8b示例出根据本发明的优选实施例包含具有MaXbY2层的大电流密度存取器件或二极管器件的凹陷蘑菇形结构。图8c示例出根据本发明的优选实施例包含具有MaXbY2层的大电流密度存取器件或二极管器件的柱状基元形或光刻界定的孔结构。图8d示例出根据本发明的优选实施例包含具有MaXbY2层的大电流密度存取器件或二极管器件的光刻孔结构。图Se示例出根据本发明的优选实施例包含具有MaXbY2层的大电流密度存取器件或二极管器件的亚光刻孔结构。图8f示例出根据本发明的优选实施例包含具有MaXbY2层的大电流密度存取器件或二极管器件的环形结构。在图8a-8f中，顶层802和底层803是由例如TiN或W或Cu形成的金属层以及，如果需要，可选的阻挡层。层804是具有MaXbY2层的本发明的大电流密度存取器件，层806是由例如氧化物/氮化物/电介质/硅或这些层的某种组合形成的层，并且层808是由例如TiN或W形成的金属层。层805是另一电介质材料层并且可以是氧化物/氮化物/氮氧化物等。
[0125]此外，根据本发明的优选实施例，对于蘑菇(图8a)、凹陷蘑菇(图Sb)和环形基元(图8f)，尽管底部电极803 (由例如TiN或W或Cu制成)典型地由小面积接触形成，但是存储器材料可以是线型的或“过孔填充”型的材料(即，在一个维度上vs.在两个维度上构图)。类似地，对于图8d中所示的光刻孔实施例和图8e中示出的亚光刻孔实施例，其中底部小面积过孔是2D的两个选择是可能的，但是顶部孔可以是线型的或过孔填充型的。图Sc所示的柱状实施例在两个方向上都受到限制(即2D)。为了方便起见，未示出可选的阻挡层、粘附层、钝化层和盖层。
[0126]应当注意，对于图8a_图8f中示出的所有上述结构，根据本发明的优选实施例，至少一个电极必须是惰性的(W/TiN/Al)，并且另一个可以是可氧化的(Ag/Cu)。如果两个电极都必须由Cu制成,则它们中的至少一个必须具有惰性衬里(liner)。
[0127]还应当注意，根据本发明的优选实施例，图8a_8f中所示例的选择可以组合在一起以制造各种器件结构。每种组合可以使用很多工艺流中的任何一种制造。
[0128]例如，图9a示例出根据本发明的优选实施例的亚光刻孔结构与二极管器件的组合。图9a的结构包括如下层:由例如TiN或W或Cu形成的下金属层901 (具有阻挡层)，第一组电介质层916，存储器层918 (其可以包括一组具有变化的组成的存储器材料)，第二组电介质层910，由例如TiN或W形成的另一金属层914，具有根据本发明的优选实施例的MaXbY2层908的大电流密度存取器件或二极管器件，第三组电介质层906，由例如TiN或W形成的上金属层902，以及第四组电介质层904。可以在一个维度或两个维度上对存储器层918和层908进行构图。
[0129]作为另一个例子，图9b示例出根据本发明的优选实施例的亚光刻孔器件与二极管器件的另一组合。图％的结构类似于图9a，但层908是具有根据本发明的优选实施例的MaXbY2层的大电流密度存取器件或二极管器件，除了与第三组电介质层906相接之外，层908的侧面还与第五组电介质层922相接。
[0130]根据本发明的优选实施例，参考图10-16描述的短语“二极管面向下”以及“二极管面向上”是指二极管相对于衬底的取向。“二极管面向下”是指二极管面向硅衬底(或者正常电流方向朝向衬底)，并且“二极管面向上”是指二极管背对着衬底(或者，正常电流方向远离衬底)。
[0131]作为另一个例子，根据本发明的优选实施例，图10示例出具有MaXbY2层的未构图的二极管与亚光刻孔结构的组合，其中具有MaXbY2层的未构图的二极管面对具有CMOS电路的硅衬底。图10的结构包括如下层:TiN/W或Ag/Cu顶部电极(具有阻挡层)1002，第一组电介质层1004，具有MaXbY2层的未构图的二极管(或者具有MaXbY2层的二极管和/或缓冲层等的组合)1006，顶部电极1008，存储器材料1010，第二组电介质层1012，以及底部电极(由例如一种金属或金属的组合形成)1014。
[0132]作为又一个例子，根据本发明的优选实施例，图11示例出具有MaXbY2层的未构图的二极管与亚光刻孔结构的组合，其中具有MaXbY2层的未构图的二极管背离具有CMOS电路的硅衬底。图11的结构包括如下层:惰性顶部电极1102 (其可以是惰性材料的组合)，第一组电介质层1104，具有MaXbY2层的未构图的二极管1106，具有惰性衬里1109的TiN/W或Ag/Cu顶部电极(具有阻挡层)1108，存储器材料1110，第二组电介质层1112，以及底部电极(由例如一种金属或金属的组合形成)1114。
[0133]作为再一个例子，根据本发明的优选实施例，图12示例出具有MaXbY2层的构图的二极管与亚光刻孔结构的组合，其中具有MaXbY2层的构图的二极管背离具有CMOS电路的硅衬底。图12的结构包括如下层:惰性顶部电极1202(其可以是惰性材料的组合)，一组电介质层1204，具有MaXbY2层的构图的二极管1206，具有惰性衬里1209的TiN/W或Ag/Cu顶部电极(具有阻挡层)1208，存储器材料1210，以及底部电极(由例如一种金属或金属的组合形成)1214。
[0134]作为再一个例子，根据本发明的优选实施例，图13不例出具有MaXbY2层的未构图的二极管与凹陷蘑菇结构的组合，其中具有MaXbY2层的未构图的二极管面对具有CMOS电路的硅衬底。图13的结构包括如下层:TiN/W或Ag/Cu顶部电极(具有阻挡层)1302 (其可以为具有可选的阻挡层的不同材料的组合)，第一组电介质层1304，具有MaXbY2层的未构图的二极管1306，惰性电极1308，凹陷蘑菇存储器材料1310，第二组电介质层1312，以及底部电极(由例如一种金属或金属的组合形成)1314。
[0135]作为再一个例子，根据本发明的优选实施例，图14示例出具有MaXbY2层的构图的二极管与凹陷蘑菇结构的组合，其中具有MaXbY2层的构图的二极管背离具有CMOS电路的硅衬底。图14的结构包括如下层:惰性顶部电极1402(其可以是惰性材料的组合)，一组电介质层1404，具有MaXbY2层的构图的二极管1406，具有惰性层1409的TiN/W或Ag/Cu金属电极(具有阻挡层)1408，凹陷蘑菇存储器材料1410，以及底部电极(由例如一种金属或金属的组合形成)1414。
[0136]作为又一个例子，根据本发明的优选实施例，图15示例出具有MaXbY2层的未构图的二极管与环形存储器结构的组合，其中所述未构图的二极管面对具有CMOS电路的硅衬底。图15的结构包括如下层:TiN/W或Ag/Cu金属电极1502 (具有阻挡层)，第一组电介质层1504，具有MaXbY2层的未构图的二极管1506，顶部电极1508，蘑菇存储器材料1510，第二组电介质层1512,第三电介质区域1513,惰性衬里1515,以及底部电极(由例如一种金属或金属的组合形成)1514。
[0137]作为再一个例子，根据本发明的优选实施例，图16示例出具有MaXbY2层的构图的二极管与环形结构的组合，其中所述构图的二极管背离具有CMOS电路的硅衬底。图16的结构包括如下层:惰性顶部电极1602 (其可以是惰性材料的组合)，一组电介质层1604，具有MaXbY2层的构图的二极管1606，具有惰性层1609的TiN/W或Ag/Cu金属电极1608，存储器材料1610,电介质1613,惰性衬里1615,以及底部电极(由例如一种金属或金属的组合形成)1614。
[0138]应当注意，图8-16仅仅是示例性的，并且这些图中的每个层可以包括多个层而不脱离本发明的范围。例如，指示金属的区域可以包括一系列金属/导电层，具有可选的阻挡层和可选的粘附层。类似地，存储器层可以包括具有变化的电阻率和/或浓度的一系列层并且可以包括可选的电介质层、缓冲层和粘附层。所述电介质本身可以由一系列电介质层组成。在从高电阻状态迅速跳回(snap back)低电阻状态(其中迅速跳回是指存储器元件从高R状态转变到低R状态时电压的减小)的电阻式存储器元件的情况下，可以采用附加的串联电阻并且在导电层/电介质层或存储器层本身(为了简单起见，未示出)中制作所述附加的串联电阻。此外，如果热隔离是重要的，则可能期望将固体电解质材料与存储器材料分隔开。此外，图8-16的这些结构中的每一个中示出的各种层的优选厚度的范围可以为Inm到5000nm,优选为Inm到I y m。
[0139]应当注意，根据本发明的优选实施例，图8-16的上述器件结构可以使用常规半导体加工技术制造。例如，图8-16中所示的结构的各种层可以使用各种不同的技术沉积，所述技术包括但不限于:化学气相沉积(CVD)、物理气相沉积技术(PVD-例如溅射、蒸镀等)、旋涂技术、原子层沉积技术(ALD)等。此外，可以使用各种光刻技术、蚀刻、化学机械抛光、剥离等界定图8-16的具体特征。对于制造这些结构中的每一个，各种可能的工艺流都是可能的。
[0140]在上面的实施例中已经示出了用于有效实现大的电子部件阵列的具有大电压容限的低温后端制程(BEOL)兼容的二极管的器件和方法。尽管已经示出和描述了各种优选实施例，但将理解，并不旨在通过这种公开限制本发明，而是旨在覆盖落入由所附权利要求限定的本发明范围内的所有修改。
【权利要求】
1.一种微电子器件，包括: 位线； MaXbY2M，其中
a=0.4-1.2, b=0.8-1.2, M 选自 Cu、Ag、Li 和 Zn, X选自Cr、Mo和W，并且 Y 选自 Se、S、O 和 Te ； 存储器元件； 字线，并且 其中，所述MaXbY2层和所述存储器元件:(i)被夹置在所述位线和所述字线之间，并且(ii)与所述字线和所述位线电串联。
2.权利要求1所述的器件，其中，所述MaXbY2层是CuaCrbS2,其中a=0.4-1.2并且b=0.8-1.2o
3.权利要求2所述的器件，其中，所述MaXbY2层是Cua2ttacici5Cra26iacici5Sa5iacilt5
4.权利要求1所述的器件`，其中，所述MaXbY2层是CuaCrbSe2，其中a=0.4_1.2并且b=0.8-1.2。
5.权利要求4所述的器件，其中，所述MaXbY2层是CU(l.24±_5Cr(l.26±_5Se(l.5±aQ1。
6.任何前述权利要求所述的器件，还包括:与所述MaXbY2M料的相反侧接触的导电层。
7.权利要求6所述的器件，其中，所述导电层中的至少一个是惰性的。
8.权利要求6所述的器件，其中，所述导电层中的至少一个包括Cu3Ge。
9.任何前述权利要求所述的器件，其中，所述器件在大于5X106A/cm2的电流密度下可靠地操作。
10.任何前述权利要求所述的器件，其中，所述器件具有大于IV的电压容限。
11.任何前述权利要求所述的器件，其中，所述器件还在其侧面被夹置在电介质之间。
12.任何前述权利要求所述的器件，其中，所述器件是如下结构的组合或如下结构中任何结构的一部分:蘑燕结构、凹陷蘑燕结构、柱基兀、光刻孔结构、亚光刻孔结构、以及环形基元结构。
13.任何前述权利要求所述的器件，其中，所述存储器元件是下述存储器中的任何存储器:相变存储器(PCM)、电阻式RAM (RRAM)或磁阻式RAM (MRAM)0
14.一种微电子器件,包括: 位线； 被顶部导电层和底部导电层夹置的CuaCrbSe层，其中a=0.24±0.005，b=0.26±0.005，并且 c=0.50±0.01 ； 存储器元件； 字线，并且 其中，所述CuaCrbS。层和所述存储器元件:(i)被夹置在所述位线和所述字线之间，并且(ii)与所述字线和所述位线电串联。
15.—种微电子器件,包括: 位线；被顶部导电层和底部导电层夹置的CuaCrbSee层，其中a=0.24±0.005，b=0.26±0.005，并且 c=0.50±0.01 ； 存储器元件； 字线，并且 其中，所述CuaCrbSe。层和所述存储器元件:(i)被夹置在所述位线和所述字线之间，并且(ii)与所述字线和所述位线电串联。
16.一种包括任何前述权利要求所述的器件的阵列的交叉点存储器阵列。
17.一种用于操作权利要求16所述的存储器阵列的方法，包括向所述阵列施加电压，由此改变所述存储器元件中的一个存储器元件的状态。
18.权利要求17所述的方法，还包括:读出所述一个存储器元件的状态。
19.权利要求18所述的方法，其中，所读出的状态是所述存储器元件中的一个存储器元件的电阻 。
【文档编号】H01L21/768GK103733337SQ201280039580
【公开日】2014年4月16日 申请日期:2012年8月15日 优先权日:2011年8月15日
【发明者】K·维尔瓦尼, K·戈帕拉克里希南, R·S·谢诺伊, D·S·贝休恩, A·J·科洛克 申请人:国际商业机器公司