包含具有不同的少数载流子寿命的沟道区域的设备及方法
【专利摘要】本发明展示例如存储器装置、存储器单元串及电子系统等设备及形成此类设备的方法。一个这样的设备包含沟道区域，在所述沟道区域中，少数载流子寿命在一个或一个以上端部分处比在中间部分中低。还揭示其它设备及方法。
【专利说明】包含具有不同的少数载流子寿命的沟道区域的设备及方法
[0001]优先权申请
[0002]本申请案主张2011年8月16申请的第13/211，033号美国申请案的优先权利益，所述申请案以全文引用方式并入本文中。
【背景技术】
[0003]总是需要具较大密度的存储器装置。在半导体芯片的表面上横向地形成存储器装置使用大量的芯片有效面积。需要具有用于进一步增加存储器密度从而超越传统存储器装置的新配置的经改进存储器装置。
【专利附图】
【附图说明】
[0004]图1A展示根据本发明的实施例的存储器装置。
[0005]图1B展示来自图1A的根据本发明的实施例的存储器串的框图。
[0006]图1C展示在操作根据本发明的实施例的存储器串时的载流子产生的模型。
[0007]图1D展示在操作根据本发明的实施例的存储器串时的载流子产生的模型。
[0008]图2展示根据本发明的实施例的存储器串的沟道区域的电势对时间的图表。
[0009]图3A展示根据本发明的实施例的另一存储器装置。
[0010]图3B展示根据本发明的实施例的另一存储器装置。
[0011]图4A到图41展示根据本发明的实施例的存储器装置的处理操作。
[0012]图5展示使用根据本发明的实施例的存储器装置的信息处置系统。
【具体实施方式】
[0013]在本发明的下列详细描述中，参考附图，所述附图形成本发明的一部分且在其中通过说明展示其中可实践本发明的特定实施例。足够详细描述这些实施例以使所属领域的技术人员能够实践本发明。可利用其它实施例并可作出逻辑改变、电改变等等。
[0014]图1A展示形成于衬底102上的呈存储器装置100的形式的设备。图1B展示来自图1A的存储器串101。如图1B中所示，电荷存储结构112 (例如，穿隧电介质、多晶硅与电荷阻断材料的组合；氮化物、氧化物与氮化物的组合；或可提供电荷存储功能的任何其它材料组合，无论是目前已知的还是在未来开发的)实质上包围加长沟道区域110以形成对应于多个存储器单元栅极114中的每一者的相应电荷存储结构(所述多个存储器单元栅极114还可实质上包围加长沟道区域110及电荷存储结构112的相应横截面)。所述电荷存储结构可为单一结构的相应多个部分，或可包括多个分离的离散结构。
[0015]第一选择栅极120及第二选择栅极122经展示为选择性地将加长沟道区域110分别耦合到源极区域130及漏极区域132。电介质104可填充在例如上述组件等组件之间的空间中。
[0016]在一个实例中，加长沟道区域110由半导体材料(例如P型及/或未掺杂多晶硅)形成。加长沟道区域110可在多个工艺动作中形成，例如其中第一端111在不同于用以形成加长沟道区域110的其它部分(例如第二端113及/或中间部分)的多晶硅沉积活动中形成。源极区域130及漏极区域132经展示为分别耦合到加长沟道区域110的第一端111及第二端113。在一个实例中，源极区域130及漏极区域包含η型半导体材料，例如η+多晶硅。
[0017]在操作期间，包括源极区域130、加长沟道区域110及漏极区域132的路径用作η-ρ-η晶体管，而且选择栅极120、122及存储器单元栅极114操作以允许(或禁止)沿所述途径的信号传输。包括源极区域130、加长沟道区域110、漏极区域132、选择栅极120、122、电荷存储结构112及存储器单元栅极114的组件一起形成存储器串101。在一个实例中，所述存储器串配置于电路中以作为NAND存储器串而操作。
[0018]源极线126及例如位线128等数据线经展示为分别耦合到源极区域130及漏极区域132。源极线126及位线128可包括以下每一者、由以下每一者组成或基本上由以下每一者组成:金属(例如铝、铜或钨)或这些或其它导体金属的合金。在本揭示内容中，术语“金属”进一步包括金属氮化物或主要作为导体而操作的其它材料。
[0019]图1B展示来自图1A的存储器串101的框图。所述图中所示的存储器单元栅极114的数目仅出于说明目的。在一个实例中，存储器串101包括介于选择栅极120、122之间的8个存储器单元栅极114。
[0020]如图1A及IB中所示，沟道区域110可包含第一再结合区域106及第二再结合区域108 (及介于所述第一再结合区域与所述第二再结合区域之间的本体区域)。第一再结合区域106及第二再结合区域108形成为加长沟道区域110的部分，且可为相同导电类型。在一个实例中，第一再结合区域106及第二再结合区域108经配置以具有比加长沟道区域110的本体区域的少数载流子寿命低的少数载流子寿命。在一个实例中，第一再结合区域106及第二再结合区域108以实质上类似配置形成，且具有实质上相同的少数载流子寿命。在一个实例中，第一再结合区域106及第二再结合区域108具有不同的少数载流子寿命，其中第一再结合区域106及第二再结合区域108的少数载流子寿命两者皆低于加长沟道区域110的本体区域的少数载流子寿命。
[0021]对于第一再结合区域106及第二再结合区域108，若干配置及相关联的形成过程是可能的。在一个实例中，第一再结合区域106及第二再结合区域108掺杂到高于本体区域110的浓度以提供较低的少数载流子寿命。在一个实例中，所述加长沟道区域(包括第一再结合区域106及第二再结合区域108)掺杂有P型掺杂剂。P型掺杂剂的实例包含(但不限于)硼、铝、镓及铟。
[0022]掺杂浓度的一个实例包括加长沟道区域110的本体区域掺杂到大约I X IO18个原子/cm3的浓度，而且第一再结合区域106及第二再结合区域108掺杂到大约5 X IO18个原子/cm3或更高的浓度。第一再结合区域106及第二再结合区域108中的较高掺杂浓度导致比在加长沟道区域110的本体区域中低的少数载流子寿命。另一实例包含加长沟道区域110未掺杂，而且第一再结合区域106及第二再结合区域108掺杂到高于未掺杂本体区域110的有效浓度。
[0023]多个存储器单元栅极114外侧的区域中的较低少数载流子寿命将会在存储器操作期间提供对加长沟道区域110的更好的选择性隔离。例如，在擦除操作期间，可选择串101以供擦除。在此情况中可期望隔离其它串101。通过降低第一再结合区域106及第二再结合区域108中的少数载流子寿命，电荷不太可能流过未选择的串，且存储器操作变得更可靠且具更高性能。
[0024]图1C展示加长沟道区域110、再结合区域108及存储器单元栅极114的模型化实例。所述图展示在碰撞电离区域中，通过例如擦除操作等操作中的未选择的串的禁止条件期间的电势降保持载流子产生。在未应用本发明的实施例的情况下，升压沟道可在短时间内损失其电势。例如，图1D展示不具备再结合区域的装置的沟道区域电势154。如从所述图可见，沟道区域电势154随时间降级。使用根据本发明的实施例的掺杂剂设计实例，展示出在相同的时间段内维持所述沟道区域电势152。
[0025]第一再结合区域106及第二再结合区域108的其它配置及相关联的形成过程包含应变工程及替代材料挑选。在应变工程实例中，可(或不一定)包含掺杂剂元素的杂质元素植入或以其它方式引入第一再结合区域106及第二再结合区域108内的晶格中。通过添加杂质元素提供给所述晶格的应变会修改所述区域(即，导致所述区域具有不同于本体区域的晶格应变条件)，此导致所述区域具有低于加长沟道区域110的本体区域的少数载流子寿命。
[0026]在替代性材料实例中，第一再结合区域106及第二再结合区域108由不同于用以形成加长沟道区域110的本体区域的半导体材料的半导体材料形成。材料挑选的不同性质导致比在加长沟道区域Iio的本体区域中低的再结合区域106、108中的少数载流子寿命。图1D展示材料设计实例的模型化实例。如可见，展示出随时间维持材料设计实例的沟道区域电势150。
[0027]在一个实例中，第一再结合区域106及第二再结合区域108各自至少从选择栅极122、120内的相应位置延伸(在区域106的情况中)及/或延伸到选择栅极122、120内的相应位置(在区域108的情况中)。图1B展示其中第一再结合区域106及第二再结合区域108各自从选择栅极122、120的相应边缘延伸及/或延伸到选择栅极122、120的相应边缘的实例。
[0028]图2展示存储器串201。存储器串201包括源极区域230及漏极区域232而且加长沟道区域210耦合于这两者之间。若干存储器单元栅极214经展示为与加长沟道区域210相邻、通过若干电荷存储结构212而与加长沟道区域210分离。第一选择栅极220位于加长沟道区域210的第一端211处，且第二选择栅极222位于加长沟道区域210的第二端213 处。
[0029]所述加长沟道区域210包括第一再结合区域206及第二再结合区域208 (及介于第一再结合区域206与第二再结合区域208之间的加长本体区域)。在一个实例中，第一再结合区域206及第二再结合区域208各自从选择栅极220、222的边缘之前的相应位置延伸及/或延伸到经过选择栅极220、222的边缘的相应位置。在图2中所示的实例中，第一再结合区域206从选择栅极220的边缘之前的位置延伸(例如，其从存储器单元栅极214的边缘216延伸)，且第二再结合区域208延伸到经过选择栅极222的边缘的位置(例如，其延伸到存储器单元栅极214的另一边缘217)。
[0030]图1A、1B及图2说明垂直定向的存储器串。其它配置也是可能的，包括水平及“U”形状。图3A及3B说明“U”形状的存储器串的实例。图3A展示存储器串300，其包括源极区域332及漏极区域334，而且加长沟道区域310耦合于这两者之间且若干存储器单元栅极314沿加长沟道区域310的长度定位。在所示的配置中，源极区域332及漏极区域334面向上，而且加长沟道区域310形成“U”形状。
[0031 ] 在图3A中，加长沟道区域310包括第一再结合区域306及第二再结合区域308 (及介于这两者之间的本体区域)。在一个实例中，第一再结合区域306及第二再结合区域308如上所述股形成，与形成加长沟道区域310的本体区域所使用的相比，其使用较重的掺杂、应变工程，或不同的材料挑选。
[0032]图3A展示第一再结合区域306及第二再结合区域308，其分别各自从第一选择栅极320及第二选择栅极322的相应边缘延伸。图3B展示类似的存储器串350，而且第一再结合区域356及第二再结合区域358从第一选择栅极320及第二选择栅极322的相应边缘之前的位置延伸(例如，各自从若干栅极314的边缘360延伸)。
[0033]如关于先前图所提及，存储器串的若干不同配置(例如垂直、水平及“U”形状的)是可能的。下列图4A到41描述可用以形成垂直存储器串的实例过程。此过程可用作用于形成先前论述的配置以及其它配置的一股指导方针。
[0034]图4A展示在衬底402的部分上形成η型掺杂区域404。在一个实例中，衬底402的一部分形成源极线。在一个实例中，将η型掺杂区域404重掺杂为η+。在图4Β中，形成电介质层405且形成一层多晶娃406。
[0035]在图4C中，图案化并蚀刻多晶硅406以形成将多晶硅406的各部分隔离开的开口 408。在图4D中，通过形成第一选择栅极416的多晶硅406的部分形成第一再结合区域410。在一个实例中，第一再结合区域410沉积为掺杂多晶娃。在其它实例中,沉积且随后掺杂(例如通过扩散、离子植入，或其它掺杂方法)第一再结合区域410的材料。在一个实例中，第一再结合区域410重掺杂为ρ+。在一个实例中，第一再结合区域410包括大约5 X IO18个原子/cm3的掺杂剂浓度。
[0036]在一个实例中，通过应变工程形成第一再结合区域410。应变工程的一个实例包括形成多晶硅结构及植入或以其它方式形成而具杂质元素，所述杂质元素使第一再结合区域410的晶格发生应变以修改第一再结合区域410中的少数载流子寿命。
[0037]在一个实例中，第一再结合区域410由具有比在加长沟道区域的随后形成的本体区域412中低的少数载流子寿命的材料形成。在一个实例中，第一再结合区域410的材料挑选包括非硅半导体，例如砷化镓、锗等等。
[0038]在图4D中所示的实例中，第一再结合区域410从掺杂区域404延伸经过多晶硅406而到达第一选择栅极416的边缘。在其它实例中，如图2中所示，第一再结合区域410延伸经过第一选择栅极416的边缘并向上延伸到若干存储器单元栅极的边缘。在许多实施例中，第一再结合区域410为在多个处理操作中形成的加长沟道区域的一部分。
[0039]图4E展示形成所述加长沟道区域的本体区域412，及沿加长沟道区域的本体区域412的长度形成若干存储器单元栅极414。在一个实例中，本体区域412是ρ型掺杂的，但在其它实例中其可经不同地掺杂或未掺杂。在一个实例中，区域412包括大约IX IO18个原子/cm3的ρ型掺杂剂浓度。如上提及，本体区域412为在多个处理操作中形成的加长沟道区域的一部分。
[0040]图4F展示形成另一多晶硅层418。在图4G中，图案化并蚀刻多晶硅层418以形成第二选择栅极420。在所示实例中，第一选择栅极416由两个相邻串422共享，而每一第二选择栅极420专用于个别存储器串422。取决于存储器装置配置的要求，其它实例包含共享第二选择栅极420与个别第一选择栅极420的组合。
[0041]在图4H中，通过第二选择栅极420形成第二再结合区域424。如同第一再结合区域410，在一个实例中，第二再结合区域424沉积为掺杂多晶硅。在其它实例中，沉积且随后掺杂(例如通过扩散、离子植入，或其它掺杂方法)第二再结合区域424的材料。在一个实例中，第二再结合区域424重掺杂为P+。在一个实例中，第二再结合区域424包括大约5 X IO18个原子/cm3的掺杂剂浓度。例如应变工程或材料挑选(如关于第一再结合区域410的情况)等其它实例可用于第二再结合区域424中以提供低于所述加长沟道区域的本体区域412的少数载流子寿命。
[0042]在图4H中所示的实例中，第二再结合区域424从第二选择栅极420的边缘延伸。在其它实例中，如图2中所示，第二再结合区域424从若干存储器单元栅极414的边缘延伸。如上提及，第二再结合区域424为在多个处理操作中形成的加长沟道区域的一部分。
[0043]在图41中，形成η型掺杂区域426使得其连接到第二再结合区域424。在其中加长沟道区域为P型掺杂区域的实施例中，η型掺杂区域426、所述加长沟道区域(包括第二再结合区域424、本体区域412及第一再结合区域410)及η型掺杂区域404形成充当存储器串的η-ρ-η结。最后，在图41中，形成数据线428(例如，位线)以连接存储器串并形成存储器装置。
[0044]图5中包含呈信息处置系统(例如计算机)的形式的设备的实施例以展示本发明的高级装置应用的实施例。图5为信息处置系统500的框图，信息处置系统500合并根据如上所述的本发明的实施例的一个或一个以上存储器装置507。信息处置系统500仅仅为其中可使用本发明的存储器装置的电子系统的一个实施例。其它实例包含(但不限于)平板计算机、照相机、个人数据助理(PDA)、蜂窝式电话、MP3播放器、飞机、卫星、军用车辆等等。
[0045]在此实例中，信息处置系统500包括数据处理系统，所述数据处理系统包括系统总线502以耦合所述系统的各种组件。系统总线502在信息处置系统500的各种组件之间提供通信链路，且可实施为单一总线、实施为总线的组合或以任何其它适用方式实施。
[0046]芯片组合件504耦合到系统总线502。芯片组合件504可包含任何电路或可操作兼容电路组合。在一个实施例中，芯片组合件504包括可为任何类型的处理器506。如本文使用，“处理器”表示任何类型的计算电路，例如(但不限于)微处理器、微控制器、图形处理器、数字信号处理器(DSP)或任何其它类型的处理器或处理电路。
[0047]在一个实施例中，芯片组合件504中包含存储器装置507。在一个实施例中，存储器装置507包括存储器装置，例如根据上述实施例的NAND存储器装置。根据本文描述的过程形成的存储器装置507还可具体实施为耦合到总线502的单独装置或芯片(未结合处理器506及/或逻辑508形成芯片组合件504的部分)。
[0048]在一个实施例中，芯片组合件504中包含除处理器芯片之外的额外逻辑芯片508。除处理器之外的逻辑芯片508的实例包括模/数转换器。本发明的一个实施例中还包含逻辑芯片508上的其它电路，例如定制电路、专用集成电路(ASIC)等等。
[0049]信息处置系统500还可包含外部存储器511，外部存储器511继而可包含适用于特定应用的一个或一个以上存储器元件，例如一个或一个以上硬盘驱动器512及/或处置例如压缩光盘(CD)、快闪驱动、数字视频光盘(DVD)等等的可抽换式媒体513的一个或一个以上驱动。如上文实例中所述股建构的半导体存储器裸片可能作为存储器511的部分包含于信息处置系统500中。
[0050]信息处置系统500还可包含例如监视器或触控屏幕等显示装置509、例如扬声器等等的额外外围组件510及键盘及/或控制器514，键盘及/或控制器514可包含鼠标、触控屏幕、轨迹球、游戏控制器、语音辨识装置或允许系统用户输入信息到所述信息处置系统500中且从信息处置系统500接收信息的任何其它装置。
[0051]如此申请案中所使用的术语“水平”被定义为平行于衬底(例如晶片或裸片)的常规平面或表面的平面(与所述衬底的定向无关)。术语“垂直”指代垂直于如上文定义的水平的方向。关于所述常规平面或表面在衬底的顶表面上定义例如“上”、“侧”(如在“侧壁”中)、“较高”、“较低”、“上面”及“下面”等介词(与所述衬底的定向无关)。下列详细描述因此并未被视为限制性意义，且本发明的范围仅通过所附权利要求书连同此权利要求书给予权力的等效物的完整范围予以定义。
[0052]虽然已描述本发明的若干实施例，但是上述列表并不希望是穷举性的。虽然本文已说明并描述特定实施例，但是一股技术人员应明白，打算实现相同目的的任何布置可代替所示特定实施例。此申请案旨在涵盖本发明的任何调适或变动。应了解，上述描述希望是说明性而非限制性的。所属领域的技术人员在学习上述描述后应明白上述实施例及其它实施例的组合。
【权利要求】
1.一种设备，其包括: 加长沟道区域，其具有耦合到第一端的源极区域及耦合到第二端的漏极区域；及 若干存储器单元栅极，其沿所述加长沟道区域的本体区域的长度安置，所述多个栅极中的每一者通过相应电荷存储结构而与所述加长沟道区域分离， 其中所述加长沟道区域进一步包括位于所述加长沟道区域的所述第一端处的第一再结合区域及位于所述加长沟道区域的所述第二端处的第二再结合区域，其中所述本体区域介于所述第一再结合区域与所述第二再结合区域之间，且其中所述第一再结合区域及所述第二再结合区域中的至少一者具有低于所述本体区域的少数载流子寿命。
2.根据权利要求1所述的设备，其中所述再结合区域中的所述至少一者具有不同于所述本体区域的掺杂浓度。
3.根据权利要求1所述的设备，其中所述再结合区域中的所述至少一者具有不同于所述本体区域的晶格应变条件。
4.根据权利要求1所述的设备，其中所述再结合区域中的所述至少一者包括不同于所述加长沟道区域的半导体材料。
5.根据权利要求1所述的设备，其中所述加长沟道区域被掺杂为P型且所述源极及漏极区域被掺杂为η型，且其中所述沟道区域的所述再结合区域中的所述至少一者被掺杂到高于所述沟道区域的 所述本体区域的浓度。
6.根据权利要求1所述的设备，其中所述电荷存储结构包含电介质层。
7.根据权利要求1所述的设备，其中所述设备包括NAND存储器串阵列。
8.根据权利要求7所述的设备，其中所述设备进一步包括耦合到包括所述NAND存储器串阵列的存储器装置的处理器。
9.根据权利要求8所述的设备，其进一步包括耦合到所述处理器的显示装置。
10.一种设备，其包括: P型掺杂加长沟道区域，其具有耦合到第一端的源极区域及耦合到第二端的漏极区域；及 若干存储器单元栅极，其沿所述加长沟道区域的中间部分的长度安置，所述多个栅极中的每一者通过相应电荷存储结构而与所述加长沟道区域分离， 其中P掺杂剂浓度在所述P型掺杂加长沟道区域的所述第一端及所述第二端处比在所述加长沟道区域的所述中间部分中高。
11.根据权利要求?ο所述的设备，其中所述加长沟道区域相对于衬底表面垂直定向。
12.根据权利要求10所述的设备，其中所述加长沟道区域的至少一部分相对于衬底表面水平定向。
13.根据权利要求10所述的设备，其中所述加长沟道区域形成“U”形状。
14.根据权利要求10所述的设备，其进一步包括与所述第一端相邻的第一选择栅极及与所述第二端相邻的第二选择栅极。
15.—种形成存储器串的方法,其包括: 形成源极区域及漏极区域； 形成耦合于所述源极区域与漏极区域之间的加长沟道区域；及 形成若干存储器单元栅极，所述存储器单元栅极中的每一者通过相应电荷存储结构而与所述加长沟道区域分离， 其中形成所述加长沟道区域包括形成所述加长沟道区域的端部分，其中所述端部分中的至少一者具有低于所述加长沟道区域的中间部分的少数载流子寿命。
16.根据权利要求15所述的方法，其中形成源极区域及漏极区域包括形成η型掺杂源极区域及漏极区域，且其中形成加长沟道区域包括形成P型掺杂加长沟道区域。
17.根据权利要求15所述的方法，其中形成端部分包括以比用以形成所述中间部分的掺杂剂浓度高的掺杂剂浓度沉积掺杂多晶硅以形成所述端部分。
18.根据权利要求15所述的方法，其中形成端部分包括:以比用以形成所述加长沟道区域的所述中间部分的掺杂剂浓度高的掺杂剂浓度植入掺杂剂以形成所述端部分。
19.根据权利要求15所述的方法，其进一步包括形成与所述加长沟道区域的所述端部分中的第一者相邻的第一选择栅极及与所述加长沟道区域的所述端部分中的第二者相邻的第二选择栅极。
20.根据权利要求19所述的方法，其中形成所述选择栅极包括:形成所述选择栅极中的每一者以至少部分包围所述相应相邻端部分。
21.根据权利要求19所述的方法，其中形成端部分包括:形成所述端部分以至少从所述选择栅极内的相应位置延伸及/或延伸到所述选择栅极内的相应位置。
22.—种形成存储器串的方法，其包括: 形成η型源极区域及η型漏极区域； 形成P型加长本体区域； 形成若干存储器单元栅极，所述存储器单元栅极中的每一者通过相应电荷存储结构而与所述加长本体区域分离； 在所述η型源极区域与所述P型加长本体区域之间形成比所述P型加长本体区域更重掺杂的第一P型区域；及 在所述η型漏极区域与所述P型加长本体区域之间形成比所述P型加长本体区域更重掺杂的第二 P型区域。
23.根据权利要求22所述的方法，其中形成更重掺杂P型区域包括:沉积掺杂多晶硅。
24.根据权利要求23所述的方法，其中沉积所述掺杂多晶硅包括:沉积掺杂到大约5X IO18个原子/cm3或更高浓度的多晶硅。
25.根据权利要求22所述的方法，其中形成P型加长本体区域包括:形成掺杂到大约I X IO18个原子/cm3浓度的加长本体区域。
26.根据权利要求22所述的方法，其中形成第一更重掺杂P型区域及所述第二更重掺杂P型区域包括:形成从所述若干存储器单元栅极的边缘延伸的第一更重掺杂P型区域及第二更重掺杂P型区域。
27.根据权利要求22所述的方法，其进一步包括形成与所述第一更重掺杂P型区域相邻的第一选择栅极及与所述第二更重掺杂P型区域相邻的第二选择栅极；及 其中形成所述第一更重掺杂P型区域包括形成延伸到所述第一选择栅极的边缘的第一更重掺杂P型区域，且其中形成所述第二更重掺杂P型区域包括形成从所述第二选择栅极的边缘延伸的第二更重掺杂P型区域。
28.根据权利要求22所述的方法，其中形成所述第一更重掺杂P型区域包括形成延伸到所述若干存储器单元栅极的边缘的第一更重掺杂P型区域，且其中形成所述第二更重掺杂P型区域包括形成从所述若干存储器单元的另一边缘延伸的第二更重掺杂P型区域。
29.根据权利要求22所述的方法，其进一步包括形成与所述第一更重掺杂P型区域相邻的第一选择栅极及与所述第二更重掺杂P型区域相邻的第二选择栅极；及 其中形成所述第一更重掺杂P型区域包括形成从所述第一选择栅极的边缘延伸的第一更重掺杂P型区域，且其中形成所述第二更重掺杂P型区域包括形成从所述第二选择栅极的边缘延伸的第二更重掺·杂P型区域。
【文档编号】H01L21/8247GK103828049SQ201280046388
【公开日】2014年5月28日 申请日期:2012年8月14日 优先权日:2011年8月16日
【发明者】保罗·泰萨罗, 奥雷柳·贾恩卡洛·毛里, 合田晃, 赵一杰 申请人:美光科技公司