制造包括含硅层和含金属层的半导体器件的方法和半导体器件的导电结构的制作方法

制造包括含硅层和含金属层的半导体器件的方法和半导体器件的导电结构的制作方法
【专利摘要】本发明公开了一种用于制造半导体器件的方法，所述方法包括以下步骤：形成含硅层；在含硅层之上形成含金属层；在含硅层与含金属层之间形成切口防止层；刻蚀含金属层；以及通过刻蚀切口防止层和含硅层来形成导电结构。
【专利说明】制造包括含硅层和含金属层的半导体器件的方法和半导体器件的导电结构
[0001]相关申请的交叉引用
[0002]本申请要求2012年7月26日提交的申请号为10-2012-0081835的韩国专利申请的优先权，其全部内容通过引用合并于此。
【技术领域】
[0003]本发明的示例性实施例涉及一种半导体制造工艺，更具体而言，涉及一种包括含娃层和含金属层的导电结构。
【背景技术】
[0004]近来，诸如DRAM的半导体存储器件正以高速操作。因此，低电阻材料用作栅电极或位线的材料。例如，当含金属层被形成作为栅电极或位线的材料时，可以实施有利于高速操作的结构。含金属层可以包括选自氮化钛(TiN)、钨(W)、氮化钨(WN)、氮化钨硅(WSiN)以及钨硅化物(WSix)中的两种或多种的层叠的层。在所述材料之中，TiN、WN、WSiN或15込可以用作扩散阻挡(diffusion barrier)。例如，当将多晶硅层与钨层层叠时，TiN、WN、WSiN或WSix可以用作多晶硅层与钨层之间的扩散阻挡。
[0005]图1是说明由现有方法形成的栅结构的示图。
[0006]参见图1，在半导体衬底11之上形成有栅电介质层12。在栅电介质层12之上层叠有含娃层13和含金属层。含金属层包括扩散阻挡层14和金属层15。
[0007]在金属层15之上形成有掩模图案16，然后通过利用掩模图案16作为刻蚀阻挡层，来刻蚀含金属层和含娃层13以形成栅结构。
[0008]一般地，当刻蚀含硅层13和含金属层的层叠结构时，使用诸如反应离子刻蚀(reactive ion etching,RIE)的干法刻蚀工艺。在干法刻蚀工艺期间，可以针对不同种类材料执行各向异性刻蚀。
[0009]然而在针对含金属层的刻蚀工艺期间，因为含硅层13更快被刻蚀，所以在含硅层13与含金属层之间的界面处可能会发生切口 17。当含硅层13的上部部分被刻蚀时，出现切口 17。当切口 17的尺寸进一步地增加时，含硅层13的上部部分会被完全切断。此外，当切口严重时，含金属层的一部分会丢失(参见附图标记18)。

【发明内容】

[0010]本发明的示例性实施例涉及一种半导体结构以及制造具有所述半导体结构的半导体器件的方法，所述半导体结构能在含金属层的刻蚀工艺期间防止下部材料的切口。
[0011]根据本发明的一个实施例，一种制造半导体器件的方法包括以下步骤:形成含硅层；在含娃层之上形成含金属层；在含娃层与含金属层之间形成切口防止层；刻蚀含金属层；以及通过刻蚀切口防止层和含硅层来形成导电结构。
[0012]根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤:在半导体衬底之上形成层间电介质层；通过刻蚀层间电介质层来形成接触孔；形成填充接触孔的初步插塞，其中，所述初步插塞包括含硅层和形成在含硅层之上的切口防止层；在包括初步插塞的层间电介质层之上形成含金属层；以及通过刻蚀含金属层和初步插塞来形成位线和位线接触插塞。
[0013]根据本发明的另一个实施例，一种制造半导体器件的方法包括以下步骤:形成第一多晶娃层；在第一多晶娃层之上形成含鹤层；在第一多晶娃层与含鹤层之间形成第二多晶硅层，所述第二多晶硅层包含碳和氮的至少一种；刻蚀含钨层；以及刻蚀第二多晶硅层和第一多晶娃层。
[0014]根据本发明的另一个实施例，一种半导体器件的导电结构包括:第一含硅层；第二含娃层，所述第二含娃层被形成在第一含娃层之上并且包含碳和氮中的至少一种；以及基于钨的含金属层，所述基于钨的含金属层被形成在第二含硅层之上。
【专利附图】

【附图说明】
[0015]图1是说明由现有方法形成的栅结构的示图。
[0016]图2A至图2D是说明根据本发明的第一实施例的用于形成栅电极的方法的示图。
[0017]图3A至图3E是说明根据本发明的第二实施例的用于形成栅电极的方法的示图。
[0018]图4A至图41是说明根据本发明的第三实施例的用于形成位线的方法的示图。
【具体实施方式】
[0019]下面将参照附图更详细地描述本发明的示例性实施例。但是，本发明可以用不同的方式实施，而不应解释为限于本文所提供的实施例。确切地说，提供这些实施例使得本说明书清楚且完整，并向本领域技术人员充分传达本发明的范围。在说明书中，相同的附图标记在本发明的不同附图和实施例中表示相似的部分。
[0020]附图并非按比例绘制，在某些情况下，为了清楚地示出实施例的特征可能对比例进行了夸大处理。应当容易理解，本公开中的“在…上”和“在…之上”的含义应当采用最广义的方式来解释，使得“在…上”的意思不仅是“直接在某物上”，而是还包括在具有中间特征或中间层的情况下的“在某物上”的意思；“在…之上”的意思不仅是指“在某物之上”，还可以包括在没有中间特征或中间层的情况下的“在某物之上”(即，直接在某物上)的意思。
[0021]本发明的实施例提供一种能防止形成在含金属层之下的含硅层的切口的结构。对于这种结构，在含硅层的上部部分中包含能控制刻蚀速率的化学物类。包含化学物类的含硅层具有低刻蚀速率来防止含硅层的切口。例如，可以利用掺杂诸如碳或氮的化学物类的含硅层，所述含硅层具有很低的刻蚀速率。当选择性地将化学物类注入在预期会出现含硅层的切口的位置处，并且在所述位置下方形成一般的含硅层时，则不论如何执行用于含金属层的刻蚀工艺，仍可以防止含硅层出现切口。预期会出现切口的位置可以与含硅层的整个厚度的1/2或1/3相对应，并且可以对应于距含金属层的界面的任意下部的位置。
[0022]利用能控制刻蚀速率以防止切口的化学物类的结构可以应用于形成包括含硅层和含金属层的半导体结构的方法。半导体结构可以包括栅电极、位线接触插塞和/或位线。
[0023]图2A至图2D是说明根据本发明的第一实施例的用于形成栅电极的方法的示图。
[0024]参见图2A，准备半导体衬底21。半导体衬底21可以包括要形成晶体管的区域。例如，半导体衬底21可以包括要形成NMOSFET的区域或要形成PM0SFET的区域。此外，半导体衬底21可以包括要形成NMOSFET的区域和要形成PM0SFET的区域。半导体衬底21可以包括由硅、锗或硅锗形成的衬底，但是不限制于此。另外，可以使半导体衬底21的整体或部分发生应变。此外，尽管未示出，半导体衬底21可以包括由通常的阱形成工艺形成的阱。
[0025]在半导体衬底21之上形成栅电介质层22。栅电介质层22可以包括氧化硅、氧氮化硅或高k材料。当栅电介质层22包括高k材料时，还可以在半导体衬底21与栅电介质层22之间形成界面层(未示出)。界面层可以包括氧化硅或氧氮化硅。高k材料具有比氧化硅(SiO2)大的介电常数，所述氧化硅具有大约3.9的介电常数。高k材料具有比SiO2大的物理厚度，而具有比SiO2小的等效氧化物厚度(equivalent oxide thickness,EOT)。用作栅电介质层22的高k材料包括诸如金属氧化物、金属硅酸盐或金属硅酸盐氮化物的含金属材料。金属氧化物包括包含诸如铪(Hf)、铝(Al)、镧(La)或锆(Zr)的金属的氧化物。金属氧化物可以包括氧化铪(HfO2)、氧化招(Al2O3)、氧化镧(LaO2)、氧化错(ZrO2)或它们的组合。金属硅酸盐包括包含诸如Hf或Zr的金属的硅酸盐。例如，金属硅酸盐可以包括铪硅酸盐(HaSiO)、锆硅酸盐(ZrSiOx)或它们的组合。可以通过将氮包含到金属硅酸盐中来获得金属硅酸盐氮化物。金属硅酸盐氮化物可以包括铪硅酸盐氮化物(HaSiON)。用于形成栅电介质层22的工艺可以包括适用于要沉积的材料的沉积工艺。例如，形成工艺可以包括化学气相沉积(CVD)、低压CVD (LPCVD)、等离子体增强CVD (PECVD)、金属有机CVD (M0CVD)、原子层沉积(ALD)以及等离子体增强ALD (PEALD)0
[0026]在栅电介质层22之上形成含娃层23A。含娃层23A可以包括多晶娃层。多晶娃层可以掺杂杂质。杂质可以包括N型杂质或P型杂质。N型杂质可以包括磷或砷(As)，而P型杂质可以包括硼。掺杂N型杂质的多晶硅层变成N型多晶硅栅。掺杂P型杂质的多晶硅层变成P型多晶硅栅。含硅层23A可以通过CVD、ALD或类似方法形成。当沉积含硅层23A时，可以利用包含杂质的气体或硅源气体来原位地掺杂N型杂质或P型杂质。此外，可以在未掺杂状态下形成含硅层23A，随后用N型杂质或P型杂质掺杂。
[0027]在含硅层23A之上形成切口防止层24A。切口防止层24A可以具有与在随后的干法刻蚀工艺期间出现切口的区域相对应的厚度。切口防止层24A可以包括含硅材料。切口防止层24A可以由与含硅层23A相同的材料形成。切口防止层24A可以包括多晶硅。在本发明的本实施例中，在切口防止层24A中包含用于防止切口的材料。即，在切口防止层24A内注入化学物类，由此在后续的干法刻蚀工艺期间减小刻蚀速率。因此，可以防止切口。切口防止层24A中所包含的化学物类包括能控制刻蚀速率的材料。化学物类可以包括碳或氮。在这种情况下，碳或氮可以独立地用作化学物类，或者碳和氮可以同时用作化学物类。因此，切口防止层24A包含碳或氮中的至少一种。切口防止层24A可以包括掺杂碳的多晶硅、掺杂氮的多晶硅以及掺杂碳氮的多晶硅(SiCN)。可以通过在沉积多晶硅时原位地掺杂化学物类，或者在沉积多晶硅之后离子注入化学物类来形成切口防止层24A。为了掺杂或离子注入碳或氮，还可以利用含碳气体或含氮气体。含碳气体可以包括CH4、CH2、C2H2等。含氮气体可以包括NH3、N2等。切口防止层24A的厚度与出现切口处的厚度相对应。例如，切口防止层24A可以具有大约100 A至300 A的厚度。
[0028]由于即使在含金属层25A被刻蚀时含化学物类的切口防止层24A也不被刻蚀，所以切口不会出现。[0029]切口防止层24A除了化学物类以外，还可以包括N型杂质或P型杂质。因此，含硅层23A可以包括掺杂第一杂质的多晶硅层，并且切口防止层24A可以包括掺杂第二杂质的多晶硅层。这里，第一杂质可以包括N型杂质或P型杂质，而第二杂质可以包括氮、碳或氮和碳的混合物。掺杂第二杂质的多晶硅层还可以注入有如第一杂质的N型杂质或P型杂质。
[0030]参见图2B,在切口防止层24A之上形成含金属层。含金属层可以包括金属、金属氮化物、金属娃化物以及金属娃氮化物。含金属层可以包括选自金属、金属氮化物、金属娃化物以及金属硅氮化物中的两种或多种的层叠的层。例如，可以通过将硅化钨(WSi)、氮化钨(WN)以及钨(W)层叠来形成含金属层。在另一个实施例中，可以通过将WS1、氮化钨硅(WSiN)以及W层叠来形成含金属层。含金属层中可以包括层叠的扩散阻挡层25A和金属层26A。在这种情况下，WS1、WN以及WSiN可以用作用于防止含硅层23A与金属层26A之间反应的扩散阻挡层25A。
[0031]经由上述系列工艺，形成层叠有含硅层23A、切口防止层24A、扩散阻挡层25A以及金属层26A的栅层叠。当含钨材料用作扩散阻挡层25A和金属层26A时，即使厚度减小也可以获得低电阻，并且可以减小寄生电容。作为比较性实例，含钛材料可以用作含金属层。然而，由于含钛材料具有比含钨材料大的电阻，所以含钛材料在减小电阻方面存在限制。此外，当应用含钨材料时，与当应用含钛材料相比可以更加改善切口防止效果。
[0032]参见图2C，形成掩模图案27。掩模图案27可以包括相对于扩散阻挡层25A、金属层26A以及含硅层23A具有高刻蚀选择性的材料。掩模图案27可以由光致抗蚀剂形成。此外，掩模图案27可以包括图案化的硬掩模层。硬掩模层可以包括诸如氧化物或氮化物的绝缘层。
[0033]利用掩模图案27作为刻蚀掩模，刻蚀形成含金属层的扩散阻挡层25A和金属层26A。因此，形成金属电极202。金属电极202可以包括扩散阻挡层图案25和金属层图案
26。针对含金属层的刻蚀工艺可以包括诸如RIE的干法刻蚀工艺。如果含金属层是基于钨的层，则可以利用SF6、Cl2或SFf^P Cl2的混合物来执行刻蚀工艺。除了 SF6以外，可以利用诸如NF3、F2、HF等基于氟的气体。此外，在刻蚀工艺期间还可以添加诸如N2和O2的气体。由于利用上述气体来刻蚀含金属层，所以形成垂直轮廓。当刻蚀基于钨的含金属层时，基于氟的气体可以用作主要刻蚀气体。通常地，干法刻蚀工艺包括主刻蚀工艺(main etchprocess)和过刻蚀工艺(over etch process)。以在下部材料上方不出现刻蚀的材料的残留物的方式，来执行在主刻蚀工艺之后所执行的过刻蚀工艺。
[0034]在上述刻蚀工艺期间，含金属材料的刻蚀速率不同于含硅材料的刻蚀速率。例如，切口防止层24A与含金属层相比具有大的刻蚀速率。因此，在切口防止层24A中可能会出现切口。在本发明的本实施例中，形成包含用于减小刻蚀速率以防止切口的化学物类的切口防止层24A，以减小刻蚀速率。因此，在含金属层的刻蚀工艺期间，在可能会发生切口的切口防止层24A中可以防止切口。此外，尽管充分地执行过刻蚀工艺，切口也不会发生。在扩散阻挡层图案25——诸如在用作含金属层的材料之中的硅化钨——中可能会出现切口。然而，在本发明的本实施例中，形成切口防止层24A以防止扩散阻挡层图案25的损耗。
[0035]参见图2D，利用掩 模图案27作为刻蚀掩模来刻蚀切口防止层24A和含硅层23A。因此，形成硅电极201。硅电极201可以包括含硅层图案23和切口防止层图案24。因此，硅电极201的上部部分中可以形成有切口防止层图案。切口防止层24A和含硅层23A的刻蚀工艺可以包括诸如RIE的干法刻蚀工艺。例如，可以利用SF6、HBr、Cl2或它们的混合物来执行刻蚀工艺。除了 SF6以外，可以利用诸如NF3、F2、HF等基于氟的气体。此外，在刻蚀工艺期间还可以添加诸如N2和O2的气体。由于利用上述气体来刻蚀切口防止层24A和含金属层23A,所以形成垂直轮廓。由于切口防止层24A和含娃层23A包括多晶娃,所以HBr可以用作主刻蚀气体。通常，干法刻蚀工艺包括主刻蚀工艺和过刻蚀工艺。以在下部材料上方不出现刻蚀的材料的残留物的方式，来执行在主刻蚀工艺之后所执行的过刻蚀工艺。
[0036]在针对含硅层23A的刻蚀工艺期间，可能会在含硅层23A的上部部分中出现切口。在本发明的本实施例中，在含硅层之上形成包含用于减小刻蚀速率以防止切口的化学物类的切口防止层24A，以便减小刻蚀速率。因此，尽管充分地执行过刻蚀工艺，但在硅电极201的上部部分中不会出现切口。在针对含硅层23A的过刻蚀工艺期间，可能会在扩散阻挡层图案25——诸如在用作金属电极202的材料之中的硅化钨——中出现切口。然而，在本发明的本实施例中，形成切口防止层图案24以防止扩散阻挡层图案25的损耗。
[0037]如上所述，当形成硅电极201时，在栅电介质层22之上形成包括层叠有硅电极201和金属电极202的栅电极。在硅电极201与金属电极202之间，形成切口防止层图案24。切口防止层图案24可以作为硅电极201的一部分而起栅电极的作用。
[0038]随后，去除掩模图案27。当掩模图案27包括硬掩模层时，掩模图案27可以保留下来。此外，可以执行离子注入工艺以形成源极区和漏极区。此外，在栅电极的侧壁上形成栅间隔件。在形成栅间隔件之前，可以形成轻掺杂的源极区和漏极区，并且在形成栅间隔件之后，可以形成高浓度的源极区和漏极区。
[0039]图3A至图3E是说明根据本发明的第二实施例的用于形成栅电极的方法的示图。
[0040]参见图3A，准备半导体衬底31。半导体衬底31可以包括要形成晶体管的区域。例如，半导体衬底31可以包括要形成NMOSFET的区域或要形成PM0SFET的区域。此外，半导体衬底31可以包括要形成NMOSFET的区域和要形成PM0SFET的区域。半导体衬底31可以包括由硅、锗或硅锗形成的衬底，但是不限制于此。此外，可以使半导体衬底31的整体或部分发生应变。此外，尽管未示出，半导体衬底31可以包括由通常的阱形成工艺形成的阱。
[0041]在半导体衬底31之上形成栅电介质层32。栅电介质层32可以包括氧化硅、氧氮化硅或高k材料。当栅电介质层32包括高k材料时，还可以在半导体衬底31与栅电介质层32之间形成界面层。界面层可以包括氧化硅或氧氮化硅。高k材料具有比氧化硅(SiO2)大的介电常数，所述氧化硅具有大约3.9的介电常数。此外，高k材料具有比SiO2大的物理厚度，而具有比SiO2小的EOT。用作栅电介质层32的高k材料包括诸如金属氧化物、金属硅酸盐或金属硅酸盐氮化物的含金属材料。金属氧化物包括包含诸如Hf、Al、La或Zr的金属的氧化物。金属氧化物可以包括Hf02、Al203、La02、Zr02或者它们的组合。金属硅酸盐包括包含诸如Hf或Zr的娃酸盐。金属娃酸盐可以包括HfSiO、ZrSiOx或者它们的组合。金属硅酸盐氮化物可以通过将氮加入到金属硅酸盐中来获得。金属硅酸盐氮化物可以包括HfSiON。用于形成栅电介质层32的工艺可以包括适用于要沉积的金属的沉积工艺。例如，形成工艺可以包括 CVD、LPCVD, PECVD, MOCVD, ALD 以及 PEALD。
[0042]在栅电介质层32之上形成含娃层33A。含娃层33A可以包括多晶娃层。多晶娃层可以掺杂杂质。杂质可以包括N型杂质或P型杂质。N型杂质可以包括磷或As，而P型杂质可以包括硼。掺杂N型杂质的多晶硅层变成N型多晶硅栅。掺杂P型杂质的多晶硅层变成P型多晶硅栅。含硅层33A可以通过CVD、ALD等来形成。当沉积含硅层33A时，可以利用含杂质的气体和硅源气体原位地掺杂N型杂质或P型杂质。此外，含硅层33A可以在未掺杂状态下形成，随后经由离子注入工艺掺杂N型杂质或P型杂质。
[0043]参见图3B，在含硅层33A的上部部分中形成切口防止层35A。切口防止层35A可以具有与在随后的干法刻蚀工艺期间可能出现切口的区域相对应的厚度。为了形成切口防止层35A，可以执行化学物类注入。经由化学物类注入，将化学物类掺杂或注入到含硅层33A的上部部分中。因此，形成包含化学物类的切口防止层35A。切口防止层35A可以包括与含硅层33A相同的材料。即，切口防止层35A可以包括含硅材料。切口防止层35A可以包括多晶硅。在本发明的本实施例中，将用于防止切口的材料注入到切口防止层35A中。S卩，化学物类包含在切口防止层35A中，以在随后的干法刻蚀工艺期间减小刻蚀速率。因此，可以防止切口。注入到切口防止层35A中的化学物类包括能用于控制刻蚀速率的材料。化学物类可以包括碳或氮。在这种情况下，碳或氮可以独立地用作化学物类，或者碳和氮可以同时用作化学物类。因此，切口防止层35A可以包含碳和氮中的至少一种。切口防止层35A可以包括掺杂碳的多晶硅、掺杂氮的多晶硅以及掺杂碳氮的多晶硅(S i CN )。
[0044]化学物类注入34可以包括掺杂和离子注入。此外，化学物类注入34可以包括在包括碳和氮的至少一种的氛围中的热处理或等离子体处理。为了注入碳和氮中的至少一种，可以利用含碳气体和含氮气体中的至少一种。含碳气体可以包括CH4、CH2、C2H2等。含氮气体可以包括NH3、N2等。
[0045]切口防止层35A的厚度与可能会出现切口处的厚度相对应。例如，切口防止层35A可以具有大约IGOA至300A的厚度。
[0046]由于即使当含金属层36A被刻蚀时注入有物类的切口防止层35A也不被刻蚀，所以不会发生切口。
[0047]切口防止层35A除了化学物类以外还可以包括N型或P型杂质。因此，含硅层33A可以包括掺杂第一杂质的多晶硅层，而切口防止层35A可以包括掺杂第二杂质的多晶硅层。这里，第一杂质可以包括N型杂质或P型杂质，而第二杂质可以包括氮、碳或氮和碳的混合物。掺杂第二杂质的多晶硅层还可以注入有如第一杂质的N型或P型杂质。
[0048]参见图3C,在切口防止层35A之上形成含金属层。含金属层可以包括金属、金属氮化物、金属娃化物以及金属娃氮化物。含金属层可以包括选自金属、金属氮化物、金属娃化物以及金属硅氮化物中的两种或多种的层叠的层。例如，可以通过将硅化钨、氮化钨以及钨层叠来形成含金属层。在另一个实施例中，含金属层可以通过将硅化钨、氮化钨硅以及钨层叠来形成。含金属层中可以层叠有扩散阻挡层36A和金属层37A。在这种情况下，硅化钨、氮化钨以及氮化钨硅可以用作防止含硅层33A与金属层37A之间反应的扩散阻挡层36A。
[0049]经由上述系列工艺，形成层叠有含硅层33A、切口防止层35A、扩散阻挡层36A以及金属层37A的栅层叠。
[0050]参见图3D，形成掩模图案38。掩模图案38可以由光致抗蚀剂来形成。此外，掩模图案38可以包括图案化的硬掩模层。硬掩模层可以包括诸如氧化物或氮化物的绝缘层。
[0051]利用掩模图案38作为刻蚀掩模，刻蚀形成含金属层的金属层37A和扩散阻挡层36A。因此，形成金属电极302。金属电极302可以包括扩散阻挡层图案36和金属层图案37。针对含金属层的刻蚀工艺可以包括诸如RIE的干法刻蚀工艺。如果含金属层是基于钨的层，则可以利用SF6、Cl2或者SFdP Cl2的混合物来执行刻蚀工艺。除了 SF6以外，可以利用诸如NF3、F2、HF等基于氟的气体。另外，还可以在刻蚀工艺期间加入注入N2和O2的气体。由于利用上述气体来刻蚀含金属层，所以形成垂直轮廓。当刻蚀基于钨的含金属层时，基于氟的气体可以用作主刻蚀气体。通常，干法刻蚀工艺可以包括主刻蚀工艺和过刻蚀工艺。以在下部材料上方不出现刻蚀的材料的残留物的方式，来执行在主刻蚀工艺之后所执行的过刻蚀工艺。
[0052]在上述刻蚀工艺期间，含金属材料的刻蚀速率与含硅材料的刻蚀速率不同。例如，含硅层33A比含金属层具有更大的刻蚀速率。因此，在含硅层的上部部分中可能会出现切口。在本发明的本实施例中，在含硅层33A之上形成包含用于减小刻蚀速率以防止切口的化学物类的切口防止层35A，以减小刻蚀速率。因此，在含金属层的刻蚀工艺期间可能会出现切口的切口防止层35A中，不会出现切口。此外，尽管充分地执行过刻蚀工艺，切口也不会出现。在扩散阻挡层图案36——诸如用作含金属层的材料之中的硅化钨——中可能会出现切口。然而，在本发明的本实施例中，形成切口防止层35A以防止扩散阻挡层图案36的损耗。
[0053]参见图3E，通过利用掩模图案38作为刻蚀掩模来刻蚀切口防止层35A和含硅层33A。因此，形成硅电极301。硅电极301可以包括含硅层图案33和切口防止层图案35。因此，硅电极301的上部部分中可以形成有切口防止层图案35。针对切口防止层35A和含硅层33A的刻蚀工艺可以包括诸如RIE的干法刻蚀工艺。例如，可以利用SF6、HBr、Cl2或者它们的混合物来执行刻蚀工艺。除了 SF6以外，可以利用诸如NF3、F2、HF等基于氟的气体。此外，在刻蚀工艺期间还可以添加诸如N2和O2的气体。由于利用上述气体来刻蚀切口防止层35A和含娃层33A,所以形成垂直轮廓。由于切口防止层35A和含娃层33A包括多晶娃，所以HBr可以用作主刻蚀气体。通常，干法刻蚀工艺包括主刻蚀工艺和过刻蚀工艺。以不在下部材料上方出现刻蚀的材料的残留物的方式，来执行在主刻蚀工艺之后所执行的过刻蚀工艺。
[0054]在针对含硅层33A的刻蚀工艺期间，在切口防止层图案35中可能会出现接口。在本发明的本实施例中，在含硅层33A之上形成包含用于减小刻蚀速率以防止切口的化学物类的切口防止层图案35，以减小刻蚀速率。因此，尽管充分地执行过刻蚀工艺，在硅电极301的上部部分中也不会出现切口。在针对含硅层33A的过刻蚀工艺期间，在扩散阻挡层图案36——诸如用作金属电极302的材料之中的硅化钨——中可能会出现切口。然而，在本发明的本实施例中，形成切口防止层图案35以防止扩散阻挡层图案36的损耗。
[0055]当如上所述形成硅电极301时，在栅电介质层32之上形成层叠有硅电极301和金属电极302的栅电极。在硅电极301与金属电极302之间，形成切口防止层图案35。切口防止层图案35可以作为硅电极301的一部分而起栅电极的作用。
[0056]随后，去除掩模图案38。当掩模图案38包括硬掩模层时，掩模图案38可以保留下来。此外，可以执行离子注入工艺以形成源极区和漏极区。此外，在栅电极的两个侧壁上形成栅间隔件。在形成栅间隔件之前，可以形成轻掺杂的源极区和漏极区，并且在形成栅间隔件之后，可以形成高浓度的源极区和漏极区。
[0057]根据本发明的第一实施例和第二实施例，当形成栅电极时，在可能会出现切口的含硅层的下部部分中的切口处预先形成注入诸如碳和氮的化学物类的切口防止层。因此，可以在含金属层的刻蚀工艺期间防止切口。
[0058]此后，将描述根据本发明的第三实施例的用于形成位线的方法。
[0059]图4A至图41是说明根据本发明的第三实施例的用于形成位线的方法的示图。
[0060]参见图4A，形成隔离层42以在半导体衬底41中限定有源区。利用硬掩模层图案43作为刻蚀掩模，刻蚀半导体衬底41以形成栅沟槽44。在栅沟槽44的表面上形成栅电介质层45。然后，在栅电介质层45之上形成部分地填充栅沟槽44的掩埋栅46。掩埋栅46可以包括金属层。掩埋栅46通过以下工艺来形成:在所得结构的整个表面上沉积填充栅沟槽44的金属层，然后顺序执行化学机械抛光(CMP)工艺和回蚀工艺。因此，形成部分地填充栅沟槽44的掩埋栅46。
[0061]在掩埋栅46之上形成覆盖层47。覆盖层47可以包括氮化物。覆盖层47用来保护掩埋栅46。可以通过在包括掩埋栅46的半导体衬底41上沉积氮化物并且执行回蚀工艺来形成覆盖层47。因此，将覆盖层47形成为填充掩埋栅46之上的空间。在另一个实施例中，可以在半导体衬底41的整个表面上形成覆盖层47，以填充掩埋栅46之上的空间。此外，在另一个实施例中，还可以在包括覆盖层47的半导体衬底的整个表面上形成密封层。密封层可以包括氮化物。
[0062]参见图4B，在包括覆盖层47的所得结构的整个表面上形成层间电介质层48。层间电介质层48可以包括诸如硼磷娃酸盐玻璃(boron phosphorus silicate glass, BPSG)的氧化物。在层间电介质层48之上形成第一掩模图案49。这里，第一掩模图案49可以限定孔。可以利用光致抗蚀剂层或硬掩模层来形成第一掩模图案49。
[0063]利用第一掩模图案49作为刻蚀掩模来刻蚀层间电介质层48和硬掩模层图案43。因此，形成位线接触孔50。当去除硬掩模层图案43时，要与位线接触的半导体衬底41的表面被部分暴露出来。
[0064]参见图4C，去除第一掩模图案49。
[0065]尽管未示出，但是可以在位线接触孔50的侧壁上形成间隔件。间隔件可以包括氧化物、氮化物或它们的层叠结构。
[0066]在所得结构的整个表面上形成含硅层51A，直到填满位线接触孔50。含硅层51A可以包括多晶硅层。多晶硅层可以被掺杂杂质或未被掺杂杂质。杂质可以包括N型杂质或P型杂质。N型杂质可以包括磷或As。P型杂质可以包括硼。含硅层51A可以通过CVD、ALD或相似方法来形成。当沉积含硅层51A时，可以利用含杂质的气体和硅源气体原位地掺杂N型或P型杂质。此外，在未掺杂的状态下形成含硅层51A之后，可以利用离子注入来掺杂N型或P型杂质。
[0067]参见图4D，选择性地去除含硅层51A来形成含硅层图案51B，以填充位线接触孔。为了形成含硅层图案51B，可以执行CMP或回蚀工艺。可以将含硅层图案51B的表面凹陷地比层间电介质层48的表面多。
[0068]参见图4E，在包括含硅层图案51B的所得结构的整个表面上形成切口防止层52A。切口防止层52A可以具有与在后续的干法刻蚀工艺期间可能会出现切口的区域相对应的厚度。切口防止层52A可以由与含硅层5IA相同的材料形成。例如，切口防止层52A可以包括含硅材料。切口防止层52A可以包括多晶硅。在本发明的本实施例中，在切口防止层52A中包含用于防止切口的材料。即，在切口防止层52A中包含化学物类，以在后续的干法刻蚀工艺期间减小刻蚀速率。因此，可以防止切口。切口防止层52A中包含的化学物类可以包括能控制刻蚀速率的材料。化学物类可以包括碳或氮。在这种情况下，碳和氮可以独立地或同时用作所述物类。因此，切口防止层52A可以包含碳和氮中的至少一种。切口防止层52A可以包括掺杂碳的多晶硅、掺杂氮的多晶硅以及掺杂碳氮的多晶硅(SiCN)。可以通过在沉积多晶硅时原位地掺杂化学物类，或者在沉积多晶硅之后离子注入化学物类来形成切口防止层52A。为了掺杂或离子注入碳或氮，还可以利用含碳的气体或含氮的气体。含碳的气体可以包括CH4、CH2、C2H2等。含氮的气体可以包括NH3、N2等。切口防止层52A的厚度与可能会出现切口处的厚度相对应。例如，切口防止层52A可以具有大约丨OOA至300人的厚度。
[0069]由于即使在含金属层被刻蚀时包含化学物类的切口防止层52A也不被刻蚀，所以切口不会发生。
[0070]切口防止层52A除了化学物类以外还可以包括N型杂质或P型杂质。
[0071]参见图4F，选择性地去除切口防止层52A，以在含硅层图案5IB之上保留初步切口防止层图案52B。相应地，在层间电介质层48之上不保留切口防止层。
[0072]含硅层图案5IB和初步切口防止层图案52B称为初步插塞，以填充位线接触孔。
[0073]在附图中示出，初步插塞可以通过其它工艺来形成。例如，将含硅层图案51B形成为填充位线接触孔50，并且将化学物类注入含硅层图案51B的上部部分，以形成初步切口防止层图案52B。
[0074]参见图4G，在初步切口防止层图案52B和层间电介质层48之上形成扩散阻挡层53A。
[0075]在扩散阻挡层53A之上形成金属层54A。扩散阻挡层53A和金属层54A可以包括金属、金属氮化物、金属娃化物以及金属娃氮化物。扩散阻挡层53A和金属层54A可以包括选自金属、金属氮化物、金属硅化物以及金属硅氮化物中的两种或多种的层叠的层。此外，扩散阻挡层53A和金属层54A可以包括含钨材料。例如，扩散阻挡层53A和金属层54A可以通过将硅化钨、氮化钨以及钨层叠来形成。此外，扩散阻挡层53A和金属层54A可以通过将硅化钨、氮化钨硅以及钨层叠来形成。在这种情况下，硅化钨、氮化钨以及氮化钨硅可以用作扩散阻挡层53A。
[0076]经由上述系列工艺，形成位线层叠，在所述位线层叠中形成有含硅层图案51B、初步切口防止层图案52B、扩散阻挡层53A以及金属层54A。
[0077]参见图4H，形成第二掩模图案55。第二掩模图案55可以由光致抗蚀剂形成。此夕卜，第二掩模图案55可以包括图案化的硬掩模层。硬掩模层可以包括诸如氧化物或氮化物的绝缘层。
[0078]利用第二掩模图案55作为刻蚀掩模，执行位线图案化。例如，刻蚀金属层54A和扩散阻挡层53A。因此，形成位线402。位线402包括扩散阻挡层图案53和金属层图案54。针对金属层54A和扩散阻挡层53A的刻蚀工艺可以包括诸如RIE的干法刻蚀。如果金属层54A和扩散阻挡层53A是基于钨的层，则可以利用SF6Xl2以及它们的混合物来执行刻蚀工艺。除了 SF6以外，可以利用诸如NF3、F2、HF等的基于氟的气体。此外，在刻蚀工艺期间还可以添加诸如N2或O2的气体。由于利用上述气体刻蚀金属层54A和扩散阻挡层53A，所以形成垂直轮廓。当刻蚀扩散阻挡层53A和基于钨的金属层54A时，基于氟的气体可以用作主刻蚀气体。通常，干法刻蚀工艺包括主刻蚀工艺和过刻蚀工艺。以在下部材料上方不出现刻蚀的材料的残留物的方式，来执行在主刻蚀工艺之后所执行的过刻蚀工艺，
[0079]在上述刻蚀工艺期间，含金属材料的刻蚀速率与含硅材料的刻蚀速率不同。例如，含硅层图案51B具有比金属层54A和扩散阻挡层53A大的刻蚀速率。因此，在含硅层图案51B的上部部分中可能会出现切口。在本发明的本实施例中，形成包含用于减小刻蚀速率以防止切口的化学物类的初步切口防止层图案52B，以减小含硅层图案51B的上部部分的刻蚀速率。因此，在针对金属层54A和扩散阻挡层53A的刻蚀工艺期间，在可能会出现切口的初步切口防止层图案52B中不会出现切口。此外，尽管充分地执行过刻蚀工艺，但是切口不会出现。在用作扩散阻挡层53A的材料之中的诸如硅化钨的材料中可能会出现切口。然而，在本发明的本实施例中，形成初步切口防止层图案52B以防止硅化钨的损耗。
[0080]参见图41，通过利用第二掩模图案55作为刻蚀掩模来刻蚀初步切口防止层图案52B和含硅层图案51B。因此，形成位线接触插塞401。位线接触插塞401包括硅插塞51和切口防止层图案52。因此，位线接触插塞401的上部部分可以包括形成在其中的切口防止层图案52。针对初步切口防止层图案52B和含硅层图案5IB的刻蚀工艺可以包括诸如RIE的干法刻蚀工艺。例如，可以利用SF6、HBr, Cl2或者它们的混合物来执行刻蚀工艺。除了SF6以外，可以利用诸如NF3、F2、HF等基于氟的气体。此外，在刻蚀工艺期间还可以添加诸如队或02的气体。由于利用上述气体刻蚀初步切口防止层图案52B和含硅层图案51B，所以形成垂直轮廓。由于初步切口防止层图案52B和含硅层图案51B包括多晶硅，所以HBr可以用作主刻蚀气体。通常，干法刻蚀工艺包括主刻蚀工艺和过刻蚀工艺。在执行，以在下部材料上方不出现刻蚀的材料的残留物的方式，来执行在主刻蚀工艺之后所执行的过刻蚀工艺。
[0081]在针对含硅层图案51B的刻蚀工艺期间，在含硅层图案51B的上部部分中可能会出现切口。在本发明的本实施例中，在硅插塞51之上形成包含用于减小刻蚀速率以防止切口的化学物类的切口防止层图案52，以减小刻蚀速率。因此，尽管充分地执行过刻蚀工艺，切口不会出现。在针对硅插塞51的过刻蚀工艺期间，在用作扩散阻挡层53的材料之中的诸如硅化钨的材料中可能会出现切口。然而，在本发明的本实施例中，形成切口防止层图案52以防止娃化鹤的损耗。
[0082]随后，去除第二掩模图案55。当第二掩模图案55包括硬掩膜层时，第二掩模图案55可以保留下来。然后，在位线接触插塞和位线的侧壁上可以形成位线间隔件。
[0083]在本发明的第三实施例中，描述了 GBL刻蚀工艺。GBL刻蚀工艺是指用于同时形成外围区的栅极和单元区的位线的刻蚀工艺。形成在单元区的位线可以具有内衬GBL( innerGBL，IGBL)结构。GBL刻蚀工艺是为了使位线接触插塞和位线的临界尺寸(⑶)相等。在这种情况下，位线接触孔具有比位线接触插塞和位线小的CD。因此，可以保证与后续的储存节点接触(SNC)的覆盖余量(overlay margin)。
[0084]根据本发明的实施例，由于在可能会出现切口的含硅层的区域中预先形成注入有诸如碳或氮的化学物类的切口防止层，所以可以在针对后续的含金属层的刻蚀工艺期间防止切口。由于切口不会出现，所以可以形成垂直轮廓。此外，由于不减小含硅层的面积，所以可以防止半导体结构的电阻的增加。
[0085]此外，由于使用基于钨的材料来形成含金属层，所以可以减小半导体结构的厚度以实现低电阻，并且可以减小寄生电容。
[0086]尽管已经参照具体的实施例描述了本发明，但是对本领域技术人员显然的是，在不脱离所附权利要求所限定的本发明的精神和范围的情况下，可以进行各种变化和修改。
【权利要求】
1.一种用于制造半导体器件的方法，包括以下步骤: 形成含硅层； 在所述含硅层之上形成含金属层； 在所述含硅层与所述含金属层之间形成切口防止层； 刻蚀所述含金属层；以及 通过刻蚀所述切口防止层和所述含硅层来形成导电结构。
2.如权利要求1所述的方法，其中，形成所述切口防止层的步骤包括如下步骤:注入用于控制刻蚀速率的化学物类。
3.如权利要求2所述的方法，其中，注入所述化学物类的步骤包括如下步骤:注入碳和氮中的至少一种。
4.如权利要求2所述的方法，其中，注入所述化学物类的步骤包括如下步骤:当形成所述切口防止层时原位地掺杂碳和氮中的至少一种。
5.如权利要求1所述的方法，其中，将第一多晶娃层形成作为所述含娃层，并且将包含碳和氮中的至少一种的第二多晶硅层形成作为所述切口防止层。
6.如权利要求5所述的方法，其中，所述第一多晶硅层和所述第二多晶硅层包括具有N型杂质或P型杂质的掺杂多晶硅层。
7.如权利要求5所述的方法，其中，用未掺杂的多晶硅层形成所述第一多晶硅层，以及用具有N型杂质或P型杂质的掺杂多晶硅层形成所述第二多晶硅层。
8.如权利要求1所述的方法，其中，将多晶硅层形成作为所述含硅层，以及通过将碳和氮中的至少一种注入到所述多晶硅层的上部部分中来形成所述切口防止层。
9.如权利要求1所述的方法，其中，所述切口防止层包括掺杂N型杂质或P型杂质的多晶娃层。
10.如权利要求1所述的方法，其中，所述导电结构包括栅电极或位线。
11.如权利要求1所述的方法，其中，所述含金属层包括基于钨的材料。
12.一种制造半导体器件的方法，包括以下步骤: 在半导体衬底之上形成层间电介质层； 通过刻蚀所述层间电介质层来形成接触孔； 形成填充所述接触孔的初步插塞，其中，所述初步插塞包括含硅层和形成在所述含硅层之上的切口防止层； 在包括所述初步插塞的所述层间电介质层之上形成含金属层；以及 通过刻蚀所述含金属层和所述初步插塞来形成位线和位线接触插塞。
13.如权利要求12所述的方法，其中，所述切口防止层包含用于控制刻蚀速率的化学物类。
14.如权利要求12所述的方法，其中，所述切口防止层包含碳和氮中的至少一种。
15.如权利要求12所述的方法，其中，将第一多晶硅层形成作为所述含硅层，以及在所述第一多晶硅层之上形成包含碳和氮中的至少一种的第二多晶硅层，作为所述切口防止层。
16.如权利要求15所述的方法，其中，所述第一多晶硅层和所述第二多晶硅层包含N型杂质或P型杂质。
17.如权利要求12所述的方法，其中，将多晶硅层形成作为所述含硅层，以及通过将碳和氮中的至少一种注入到所述多晶硅层的上部部分中，来形成所述切口防止层。
18.如权利要求17所述的方法，其中，所述多晶硅层包含N型杂质或P型杂质。
19.如权利要求12所述的方法，其中，形成所述含金属层的步骤包括以下步骤: 形成基于钨的金属阻挡层；以及 在所述基于钨的金属阻挡层之上形成基于钨的金属层。
20.一种用于制造半导体器件的方法，包括以下步骤: 形成第一多晶娃层； 在所述第一多晶硅层之上形成含钨层； 在所述第一多晶硅层与所述含钨层之间形成第二多晶硅层，所述第二多晶硅层包含碳和氮中的至少一种； 刻蚀所述含钨层；以及 刻蚀所述第二多晶硅层和所述第一多晶硅层。
21.如权利要求20所述的方法，其中，形成所述含钨层的步骤包括以下步骤: 形成基于钨的阻挡层；以及 在所述基于钨的阻挡层之上形成钨层。
22.如权利要求21的方法，其中，所述基于钨的阻挡层包括硅化钨或氮化钨硅。
23.—种半导体器件的导电结构,包括: 第一含娃层； 第二含硅层，所述第二含硅层被形成在所述第一含硅层之上并且包含碳和氮中的至少一种；以及 基于钨的含金属层，所述基于钨的含金属层被形成在所述第二含硅层之上。
24.如权利要求23所述的半导体器件的导电结构，其中，所述第一含硅层和所述第二含娃层包括掺杂杂质的多晶娃层。
25.如权利要求23所述的半导体器件的导电结构，其中，所述含金属层包括: 基于钨的阻挡层；以及 钨层，所述钨层被形成在所述基于钨的阻挡层之上。
26.如权利要求23所述的半导体器件的导电结构,其中，所述第一含娃层、第二含娃层以及所述基于钨的含金属层的层叠结构形成栅电极或位线接触插塞和位线。
【文档编号】H01L21/8242GK103579117SQ201310066157
【公开日】2014年2月12日 申请日期:2013年3月1日 优先权日:2012年7月26日
【发明者】卢径奉, 罗相君, 殷庸硕, 金秀浩, 金台瀚, 李美梨 申请人:爱思开海力士有限公司