Nand快闪存储单元、操作方法与读取方法

Nand快闪存储单元、操作方法与读取方法
【专利摘要】本发明提供一种NAND快闪存储单元、操作方法与读取方法。此NAND快闪存储单元包括多个栅极层、一通道层、一电荷捕获层、一导体层与一第二介电层。这些栅极层中相邻的两个栅极层之间包括一第一介电层。通道层、电荷捕获层、导体层与第二介电层会贯穿这些栅极层。电荷捕获层是配置在通道层与栅极层之间，并且第二介电层是配置在导体层与通道层之间。因此，抹除速度会被提升，电荷捕获层可以被修复，并且栅极层的控制能力会提升。
【专利说明】NAND快闪存储单元、操作方法与读取方法

【技术领域】
[0001] 本发明是有关于一种快闪存储单元，且特别是有关于一种NAND快闪存储单元、操 作方法与读取方法。

【背景技术】
[0002] NAND结构被广泛用于非挥发性存储器装置的设计中，以增加储存密度。一个NAND 快闪存储单元通常包括彼此串联连接的多个存储单元。随着制程的微缩，在NAND快闪存储 上会面临许多困难而造成数据可靠度降低。近年来业界提出了许多三维的NAND快闪存储 单元，以尝试解决制程微缩所碰到的问题，例如为兆元胞阵列晶体管（Terabit Cell array transistor，TCAT)、推迭存储器阵列晶体管（Stacked Memory Array Transistor，SMArT) 或比特成本可扩充（Bit Cost Scalable，BiCS)技术。在一些三维NAND快闪存储单元中， 是用氮化娃来储存数据，但这种存储单元的数据保存（data retention)与抹除速度无法兼 得，一但要增加抹除速度，则数据保存就会变差。因此，如何兼顾快闪存储单元的抹除速度 与数据保存，为此领域技术人员所关心的议题。


【发明内容】

[0003] 本发明提供一种NAND快闪存储单元，相对应的操作方法与读取方法，可以提升抹 除操作的速度，修复电荷捕获层，并且增加栅极层的控制能力。
[0004] 本发明的一范例实施例提出一种NAND快闪存储单元，包括多个栅极层、通道层、 电荷捕获层、导体层与第二介电层。其中相邻的两个栅极层之间包括一个第一介电层。通 道层、电荷捕获层、导体层与第二介电层会贯穿所述栅极层。电荷捕获层是配置在通道层与 所述栅极层之间，并且第二介电层是配置在导体层与通道层之间。
[0005] 在一范例实施例中，上述的电荷捕获层包括氧化硅-氮化硅-氧化硅复合层。
[0006] 在一范例实施例中，上述导体层的材料包括金属。
[0007] 在一范例实施例中，上述导体层的材料包括掺杂多晶硅。
[0008] 在一范例实施例中，上述的NAND快闪存储单元还包括第一选择栅极层与第二选 择栅极层。第一选择栅极层是配置在所述栅极层的一侧，而第二选择栅极层是配置在所述 栅极层的另一侧。上述的通道层、电荷捕获层、导体层与第二介电层会贯穿第一选择栅极层 与第二选择栅极层。
[0009] 在一范例实施例中，上述通道层的材料包括非晶硅、多晶硅、微晶硅、单晶硅、纳米 晶硅、氧化物半导体材料、有机半导体材料或其组合。
[0010] 以另外一个角度来说，本发明一范例实施例提出一种用于上述NAND快闪存储单 元的读取方法。此读取方法包括：将一读取电压施加于所述栅极层的其中之一；将一通过 电压施加于所述栅极层的其中之另一；将一个第一电压施加于导体层的一侧。其中读取电 压的电平为一正电平与一负电平的其中之一，并且第一电压的电平为正电平与负电平的其 中之另一。
[0011] 在一范例实施例中，上述的读取方法还包括：将一个第二电压施加于第一选择栅 极层与第二选择栅极层，其中第二电压的电平为一个系统电平与一临界电平的相加。
[0012] 在一范例实施例中，上述的读取方法还包括：预充电上述的通道层的第一端至系 统电平；以及根据通道层的第一端的电平是否有下降，判断被施加读取电压的栅极层所对 应的一晶体管是否导通。
[0013] 以另外一个角度来说，本发明一范例实施例提出一种NAND快闪存储单元的操作 方法。此NAND快闪存储单元包括多个栅极层、一导电结构与一电荷捕获层。导电结构与电 荷捕获层会贯穿栅极层，并且电荷捕获层是配置在导电结构与栅极层之间。此操作方法包 括：将一电位差施加在导电结构的一个第一端与导电结构的一个第二端之间，用以在导电 结构中产生电流并且用以加热电荷捕获层。
[0014] 在一范例实施例中，上述导电结构的材料为掺杂多晶硅。
[0015] 在一范例实施例中，上述将电位差施加在导电结构的第一端第二端之间的步骤还 包括：将一抹除电压施加在导电结构上。
[0016] 在一范例实施例中，上述的NAND快闪存储单元还包括一个第一选择栅极层与一 个第二选择栅极层。第一选择栅极层是配置在所述栅极层的一侧，第二选择栅极层是配置 在所述栅极层的另一侧，其中导电结构与电荷捕获层会贯穿第一选择栅极层与第二选择栅 极层。此操作方法还包括：将一基准电压施加于栅极层；以及将一个第三电压施加于第一 选择栅极层与第二选择栅极层。第三电压的电平是根据基准电压的电平、抹除电压的电平、 与一穿遂电压的电平所产生。
[0017] 在一范例实施例中，上述将电位差施加在导电结构的第一端第二端之间的步骤还 包括：将一系统电压施加在第一选择栅极层与第二选择栅极层；以及将通过电压施加在栅 极层上。
[0018] 在一范例实施例中，上述导电结构的第一端与第二端是位于导体层的一个第一端 与一个第二端。
[0019] 在一范例实施例中，上述的操作方法还包括：将一抹除电压施加于通道层的一端； 将一基准电压施加于栅极层；以及将一个第三电压施加于第一选择栅极层与第二选择栅极 层。其中第三电压的电平是根据基准电压的电平、抹除电压的电平、与穿遂电压的电平所产 生。
[0020] 在一范例实施例中，导体层的第一端与第二端的电平是根据基准电压的电平、抹 除电压的电平与一偏移电压的电平所产生，并且导体层的第一端与第二端之间存在上述的 电位差。
[0021] 在一范例实施例中，上述的操作方法还包括：将栅极层、第一选择栅极层、第二选 择栅极层、通道层的第一端与第二端浮接。
[0022] 在一范例实施例中，上述的操作方法还包括：将导体层的第一端与第二端的电平 作为一函数的参数输入，其中函数输出一数值，并且此数值介于导体层的第一端与第二端 的电平之间；将符合数值的电压施加于所述栅极层、第一选择栅极层、第二选择栅极层、通 道层的第一端与第二端。
[0023] 基于上述，在本发明范例实施例所提出的NAND快闪存储单元、读取方法与操作方 法中，可以在进行抹除操作时加热电荷捕获层，由此增加抹除操作的速度。加热电荷捕获层 也可以用来修复电荷捕获层。此外，在读取NAND快闪存储单元时栅极层的控制能力会被提 升。
[0024] 为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合附图作详 细说明如下。

【专利附图】

【附图说明】
[0025] 图1A是根据一范例实施例示出NAND快闪存储单元的示意图；
[0026] 图1B是根据一范例实施例示出图1A中沿着P1-P2剖面的NAND快闪存储单元的 剖面示意图；
[0027] 图1C是根据一范例实施例示出NAND快闪存储单元的电路示意图；
[0028] 图2是根据一范例实施例示出NAND快闪存储单元模块的部分示意图；
[0029] 图3是根据第一范例实施例示出NAND快闪存储单元100的上视图；
[0030] 图4是根据第一范例实施例示出进行抹除操作时的电压示意图；
[0031] 图5是根据第一范例实施例示出修复电荷捕获层的电压示意图；
[0032] 图6A是根据第二范例实施例示出NAND快闪存储单元600的上视图；
[0033] 图6B是根据第二范例实施例示出图6A中沿着P3-P4剖面的NAND快闪存储单元 600的剖面示意图；
[0034] 图7是根据第二范例实施例示出进行抹除操作时的电压示意图；
[0035] 图8是根据第二范例实施例示出修复电荷捕获层的电压示意图。
[0036] 图9是根据第二范例实施例示出进行读取操作的电压示意图；
[0037] 图10A是根据第二范例实施例示出栅极层130a上电压与电流的示意图；
[0038] 图10B是根据第二范例实施例示出存储单元被程序化后各分布的示意图；
[0039] 图10C是根据第二范例实施例示出提升控制能力的示意图；
[0040] 图11是根据第二范例实施例示出读取方法的流程图。
[0041] 附图标记说明：
[0042] 100、210、220、600 :NAND 快闪存储单元；
[0043] 110、140、212、214、222、224 :选择栅极层；
[0044] 120a ?120b、620 :介电层；
[0045] 130a ?130d :栅极层；
[0046] 150 :电荷捕获层；
[0047] 160:导电结构；
[0048] 172、612、632 :第一端；
[0049] 174、614、634 :第二端；
[0050] 176:电流；
[0051] l8〇a ?l8〇f :晶体管；
[0052] 310、330 :氧化硅层；
[0053] 320 :氮化硅层；
[0054] 340、610 :通道层；
[0055] 630 :导体层；
[0056] 1010a ?lOlOd :分布；
[0057] 1020、1022 :电平；
[0058] 1032、1034、1036 :电流量；
[0059] 1042、1044、1052、1054 :曲线；
[0060] 1062、1064、1066、1068 :电平；
[0061] 1072、1074 :区间；
[0062] S1102、S1104、S1106 :步骤。

【具体实施方式】
[0063] 图1A是根据一范例实施例示出NAND快闪存储单元的示意图。图1B是根据一范 例实施例示出图1A中沿着P1-P2剖面的NAND快闪存储单元的剖面示意图。
[0064] 请参照图1A与图1B，NAND快闪存储单元100包括一个选择栅极层110 (也称第 一选择栅极层）、多个栅极层130a?130d与一个选择栅极层140 (也称第二选择栅极层）。 栅极层130a?130d是彼此堆迭，并且在每两个相邻的栅极层之间会包括一个介电层（也 称第一介电层，例如为介电层120b)。选择栅极层110是配置在栅极层130a?130d的一 侦牝而选择栅极层140是配置在栅极层130a?130d的另一侧。在选择栅极层110与栅极 层130a之间会包括一个介电层120a ;在选择栅极层140与栅极层130d之间也会包括一个 介面层（未示出）。值得注意的是，为简化起见，图1B中未示出出介电层120a、120b，以使 选择栅极层110、140与栅极层130a?130d之间的关系更清楚。NAND快闪存储单元100还 包括电荷捕获层150与导电结构160,并且电荷捕获层150与导电结构160会贯穿选择栅极 层110、140、介电层120a、120b与栅极层130a?130d。值得注意的是，在图1A与图1B中 只示出了 4个栅极层130a?130d，但本发明并不在此限。在其他范例实施例中，NAND快闪 存储单元100可包括数目更多或更少的栅极层。
[0065] 介电层120a、120b的材料可包括氧化娃、磷娃玻璃（phosphosilicate glass, PSG)或是其他低介电常数材料。选择栅极层110、140与栅极层130a?130d的材料可包括 经掺杂的多晶硅或是金属。在此范例实施例中，电荷捕获层150是由多个介电层所组合而 成。例如，电荷捕获层150的材料可以包括氧化硅-氮化硅-氧化硅复合层。在另一范例 实施例中，上述的氮化硅也可以被置换为一个经掺杂的多晶硅浮动栅极（floating gate) 层或是其他可用以储存电子或空穴的材料，本发明并不在此限。导电结构160可包括金属 或是经掺杂的多晶硅。特别的是，一电位差可被施加在导电结构160的第一端172与第二 端174之间，用以在导电结构160中产生一电流176。在此范例实施例中，第一端172为漏 极端，而第二端174为源极端，也就是说，电流176是从源极端流向漏极端。然而，在其他范 例实施例中，第一端172可以是源极端，第二端174可以是漏极端；或者，电流176也可以从 漏极端流向源极端，本发明并不在此限。电流176是用以加热电荷捕获层150。在一范例实 施例中，加热电荷捕获层150可以增加 NAND快闪存储单元100的使用寿命或者是增加抹除 操作的速度。以下将再举范例实施例详细说明。
[0066] 图1C是根据一范例实施例示出NAND快闪存储单元的电路示意图。
[0067] 请参照图1B与图1C，选择栅极层110、140、栅极层130a?130d、电荷捕获层150与 导电结构160的组合可以被视为晶体管180a?180f。导电结构160会包括晶体管180a? 180f的通道。选择栅极层110U40分别做为晶体管180a与180f的控制栅极。栅极层 130a?130d是做为晶体管180b?180e的控制栅极。也就是说，选择栅极层110、140与栅 极层130a?130d上的电压是用以控制晶体管180a?180f是否为导通。晶体管180b? 180e又可被称为存储单元（memory cell),而每一个存储单元可储存一或多个比特。
[0068] 图2是根据一范例实施例示出NAND快闪存储单元模块的部分示意图。
[0069] NAND快闪存储单元100可被包括在一个NAND快闪存储体模块中，并且此NAND快 闪存储体模块还可包括其他类似于NAND快闪存储单元100的结构。NAND快闪存储单元100 与其他类似的结构可以组合成为一个实体区块，并且NAND快闪存储体模块可包括多个实 体区块。例如，如图2所示，NAND快闪存储体模块200包括NAND快闪存储单元100、210与 220,其共享栅极层130a?130d。NAND快闪存储单元210与220中也会包括导电结构与电 荷捕获层。NAND快闪存储单元210还包括选择栅极层212与214。NAND快闪存储单元220 还包括选择栅极层222与224。NAND快闪存储单元100、210与220中的导电结构可以当作 比特线（bit line),而每一个栅极层130a?130d可以当做一个字符线（word line)。值 得注意的是，NAND快闪存储单元100、210与220的上下两端还可连接到其他的结构（例如， 另一导体），或者，选择栅极层140、214、224可以是彼此连接，本发明并不在此限。
[0070] [第一范例实施例]
[0071] 图3是根据第一范例实施例示出NAND快闪存储单元100的上视图。
[0072] 请参照图3,在第一范例实施例中，电荷捕获层150包括氧化硅层310、氮化硅层 320与氧化硅层330。图1A与图1B的导电结构160被实作为通道层340。通道层340的 材料包括经掺杂的多晶硅。在此范例实施例中，通道层340是由经掺杂的n+型多晶硅所制 成。然而，通道层340也可以是由经掺杂的p+型多晶硅所制成，本发明并不在此限。
[0073] 图4是根据第一范例实施例示出进行抹除操作时的电压示意图。
[0074] 请参照图1B与图4,在进行抹除操作时，0伏特的电压会被施加在栅极层130a? 130d上；(V eM-VB2Bth)伏特的电压会被施加于选择栅极层110U40上；(Vera+AV)伏特的电 压会被施加于第二端174;而（V OTa-AV)的电压会被施加于第一端172。VOTa、AV、与VB2Bth为 实数，但本发明并不限制V OTa、Λ V与VB2Bth的数值。VOTa(例如为20)伏特的电压（也被称为 抹除电压）是用以抹除NAND快闪存储单元100中的数据（其储存在电荷捕获层150中）。 而V B2Bth伏特的电压（也被称为穿遂电压）则是为了要产生能带间穿隧效应（band to band tunneling effect)。具体来说，第一端172与选择栅极层110之间的电位差大约是VB2Bth 伏特，使得电子可以从选择栅极层110移动至第一端172 (或是空穴从第一端172移动至选 择栅极层110)。特别的是，由于一个电位差（2AV)会被施加于通道层340的第一端172与 第二端174之间，藉此通道层340中会产生电流以加热电荷捕获层150。如此一来，可以增 加抹除操作的速度。在此范例实施例中，第一端172的电压电平为（V OTa-AV)伏特，且第二 端174的电压电平为（V_+AV)伏特。然而，在其他范例实施例中，第一端172的电压电平 可以为伏特，而第二端174的电压电平可以为（V OTa+2AV)伏特。或者，第一端172的电 压电平可以为伏特，而第二端174的电压电平可以是Vera伏特。本发明并不限 制如何施加一电位差于第一端172与第二端174之间。
[0075] 在此范例实施例中，栅极层130a?130d上的电平为0伏特。然而，在另一范例实 施例中，栅极层130a?130d上的电平可以是一个基准值，此时选择栅极层110U40与导电 结构160的两端上的电平都会根据此基准值而调整，例如加上此基准值。在此假设此基准 值为3,因此一个基准电压会被施加于栅极层130a?130d，而基准电压的电平是3伏特。一 个第三电压会被施加于选择栅极层110、140,而此第三电压的电平是根据基准电压的电平、 抹除电压的电平、以及穿遂电压的电平所产生，例如为（3+V OTa-VB2Bth)伏特。此外，第二端174 上的电平是（3+Vera+AV)伏特，而第一端172上的电平是（3+V era-AV)伏特。然而，此基准 值可以是任意的实数，本发明并不限制此基准值为多少。
[0076] 图5是根据第一范例实施例示出修复电荷捕获层的电压示意图。
[0077] 请参照图5,在一范例实施例中，Vpass伏特的电压（也被称为通过电压）会被施加 于栅极层130a?130d ;V。。伏特的电压（也被称为系统电压）会被施加于选择栅极层110 与140上；0伏特的电压会被施加于第二端174 ;而AV伏特的电压会被施加于第一端172。 Vpass与V。。为实数，例如，Vpass为6. 5并且V。。为3,但本发明并不限制Vpass与V。。的数值。Vpass 伏特的电压是用以让栅极层130a?130d所对应的晶体管导通，而V。。伏特的电压是用以让 选择栅极层110U40所对应的晶体管导通。在本范例实施例中，若通道层340为掺杂的n+ 型多晶硅或经掺杂的P+型多晶硅所制成，则V pass伏特的电压可为0。也就是说，整个通道层 340会是导通的状态，并且一个电位差会被施加于第一端172与第二端174之间以产生电流 来加热电荷捕获层150。换言之，通道层340中的电流可以在抹除时被产生，也可以在其他 任何时刻产生，本发明并不在此限。如此一来，可以修复电荷捕获层150,因此让数据不容易 遗失（即，增加 NAND快闪存储单元100的使用寿命）。
[0078] 在图5的范例实施例中，第二端174的电平是0伏特，而第一端172的电平是AV 伏特。然而，在其他范例实施例中，第二端174的电平可以是任意的数值，而第一端172的 电平可以是一个不同的数值，因此在第一端172与第二端174之间产生电位差。本发明并 不限制如何产生此电位差。
[0079][第二范例实施例]
[0080] 图6A是根据第二范例实施例示出NAND快闪存储单元600的上视图。图6B是根 据第二范例实施例示出图6A中沿着P3-P4剖面的NAND快闪存储单元600的剖面示意图。
[0081] 请参照图6A与图6B，在第二范例实施例中，电荷捕获层150包括氧化硅层310、 氮化娃层320与氧化娃层330。导电结构160包括通道层610、介电层620 (也称第二介电 层）、与导体层630。通道层610是配置于介电层620与氧化娃层330之间，而介电层620 是配置在通道层610与导体层630之间。通道层610、电荷捕获层150、选择栅极层110、140 与栅极层130a?130d的组合可以视为多个彼此串接的晶体管。在此范例实施例中，通道 层610的第一端612为漏极端，第二端614为源极端。但在其他范例实施例中，第一端612 也可为源极端，而第二端614可为漏极端，本发明并不在此限。
[0082] 通道层610的材料包括非晶硅、多晶硅、微晶硅、单晶硅、纳米晶硅、氧化物半导体 材料、有机半导体材料、其它合适的材料、或上述至少二种材料之组合。在此范例实施例中， 通道层610是由η型多晶硅所制成。然而，通道层610也可以是由p型多晶硅所制成，本发 明并不在此限。介电层620的材料包括氧化娃、磷娃玻璃（phosphosilicate glass，PSG) 或是其他低介电常数材料。而导体层630的材料可包括金属或是经掺杂的多晶硅。
[0083] 图7是根据第二范例实施例示出进行抹除操作时的电压示意图。
[0084] 请参照图6B与图7,0伏特的电压会被施加于栅极层130a?130d上。（VeM_V B2Bth) 伏特的电压会被施加于选择栅极层110与140。VOTa伏特的电压会被施加于第一端612与 第二端614。特别的是，一个电位差会被施加于导体层630的两端之间。例如，（VOTa+AV) 伏特的电压会被施加于第二端634，（V era-AV)伏特的电压会被施加于第一端632。如此一 来，在进行抹除操作时，导体层630中会产生一电流，使得电荷捕获层150会被加热，因此加 速抹除操作。然而，在另一范例实施例中，伏特的电压会被施加于第一端612与第二端 614的其中之一，而另一端则会是浮接（floating)，本发明并不在此限。
[0085] 与第一实施例类似的是，栅极层130a?130d上的电平可以是一个基准值，此时选 择栅极层110、140、第一端614与第二端614上的电平都会根据此基准值而调整，例如加上 此基准值，在此不再重复赘述。在一范例实施例中，第一端632与第二端634上的电平也会 根据基准电压而调整（例如，加上基准值）。也就是说，第一端632与第二端634的电平是 根据基准电压的电平、抹除电压的电平与偏移电压（△￥伏特的电压）的电平所产生，其中 第一端632与第二端634之间存在着例如为2AV伏特的电位差。本发明并不限制如何施 加一电位差于第一端632与第二端634之间。
[0086] 图8是根据第二范例实施例示出修复电荷捕获层的电压示意图。
[0087] 请参照图8,栅极层130a?130d、选择栅极层110与140、第一端612与第二端614 会被浮接（floating)。换句话说，栅极层130a?130d、选择栅极层110与140、第一端612 与第二端614的电平可以是任意值，并且彼此可以不相同。一个电位差会被施加于导体层 630的两端之间。例如，0伏特的电压会被施加于第二端634,而AV伏特的电压会被施加 于第一端632。相同地，导体层630两端上的电位差是用以产生一电流来加热电荷捕获层 150。也就是说，电荷捕获层150可以在抹除操作以外的任意时间被加热，因此让数据不容 易遗失。
[0088] 在另一范例实施例中，可以把第一端632与第二端634上的电平作为一个函数的 参数输入，而此函数会输出一数值。符合此数值的电压会被施加于栅极层130a?130d、选 择栅极层110、140、第一端612与第二端614。此输出的数值会介于第一端632与第二端 634的电平之间。举例来说，第一端632的电平为5伏特，第二端634的电平是7伏特，而 函数输出的数值是6。如此一来，可以避免NAND快闪存储单元600进入程序化的状态。然 而，本发明并不限制此输出的数值为多少。
[0089] 在图8的范例实施例中，第二端634的电平是0伏特，而第一端632的电平是AV 伏特。然而，在其他范例实施例中，第二端634的电平可以是任意的数值，而第一端632的 电平可以是一个不同的数值，因此在第一端632与第二端634之间产生电位差。本发明并 不限制如何产生此电位差。
[0090] 图9是根据第二范例实施例示出进行读取操作的电压示意图。
[0091] 请参照图6B与图9,在此假设要读取栅极层130a所对应的晶体管所储存的数据。 VMad伏特的电压（也被称为读取电压）会被施加于栅极层130a。Vpass伏特的电压会被施加 于栅极层130b?130d。（Vee+Vt)伏特的电压会被施加于选择栅极层110与140。0伏特的 电压会被施加于第二端614。V。。伏特的电压会被施加于第一端612。（-V)伏特的电压（也 称第一电压）会被施加于导体层630。^^^、^^^^。。、^^、^^为实数"旦本发明并不限制其值 为多少。根据V Mad的数值，栅极层130a所对应的晶体管可能会被导通或是不导通。\_的 电压是用以导通栅极层130b?130d所对应的晶体管。（V ee+Vt)伏特的电压也是用以导通 选择栅极层110与140所对应的晶体管。Vt也被称为临界电平，而选择栅极层110U40上 的电平会是V。。与Vt的相加。因此选择栅极层110与第一端612之间的电位差会是临界电 平Vt，所以V t是用以导通选择栅极层110所对应的晶体管。V。。伏特的电压则是用以测试栅 极层130a所对应的晶体管是否被导通，因此读取此晶体管中所储存的数据。具体来说，第 一端612会先被预充电（pre-charge)至V。。伏特（也称系统电平），在栅极层130b?130d 与选择栅极层110与140所对应的晶体管都导通以后，若第一端612的电压有下降，表示栅 极层130a所对应的晶体管已被导通。在一范例实施例中，V, ead、Vpass、V。。与V的数值为正， 而导体层630上的电平是负的（S卩，导体层630的电平小于接地端（0V)的电平）。如此一 来，通道层610中的电子会靠近栅极层130a，因此可以增加栅极层130a的控制能力。
[0092] 在另一范例实施例中，通道层610的材料为P型多晶硅，读取电压的电平（VMad)会 小于0,而第一电压的电平（-V)会大于0,因此让通道层610中的空穴靠近栅极层130a。换 言之，若读取电压的电平为正电平，则第一电压的电平为负电平。若读取电压的电平为负电 平，则第一电压的电平为正电平（大于接地端的电压）。
[0093] 图10A是根据第二范例实施例示出栅极层130a上电压与电流的示意图。图10B 是根据第二范例实施例示出存储单元被程序化后各分布的示意图。
[0094] 图10A的横轴是栅极层130a上的电平，纵轴是通道层610中电流的大小。图10B 的横轴是一个存储单元的临界电压，纵轴是存储单元数量。请参照图6B、图10A与图10B， 在此假设一个存储单元中可以储存两个比特。因此，当栅极130a所对应的存储单元（晶体 管）被程序化以后，此晶体管的临界电压会是四个分布l〇l〇a?1010d的其中之一。举例 来说，分布l〇l〇a表示比特"11"，而分布1010d表示比特"00"。若此晶体管的临界电压是 分布1010a，且栅极层130a上的电平为电平1020时，则此晶体管会完全导通，即表示此晶 体管所储存的比特是" 11 "。另一方面，若栅极层130a上的电平为电平1022,则此晶体管会 "部分"导通，通道层610上电流的大小会是电流量1034。在一范例实施例中，电流量1032 与电流量1036是用来判断晶体管是否导通的临界值。例如，当通道层610中的电流大于 电流量1032时，则表示对应的晶体管是导通。另一方面，当通道层610中的电流小于电流 量1036时，则表示对应的晶体管不是导通。因此，电流量1032与电流量1036会用来区分 此晶体管是属于分布1010a?1010d中的哪一个。当晶体管更容易被区分出其是属于分布 1010a?1010d中的哪一个时，表示栅极层130a的控制能力较好。
[0095] 图10C是根据第二范例实施例示出提升控制能力的示意图。
[0096] 请参照图10A、图10B与图10C，曲线1042与1044如同图10A所示，是表示当负电 压加在导体层630时的电压-电流关系曲线。然而，曲线1052与1054则是当没有负电压 加在导体层630时的电压-电流关系曲线。先以曲线1042与1044为例，当一个晶体管被 程序化为分布1010a时，电流量1032是对应至电平1062 ;当晶体管被程序化为分布1010b 时，电流量1036是对应至电平1064 ;也就是说，在区间1072内并不会误判晶体管是属于哪 一个分布。以曲线1052与1054为例，电流量1032是对应至电平1066,并且电流量1036是 对应于电平1068 ;在区间1074内并不会误判晶体管是属于哪一个分布。然而，从图10C可 知，区间1072的宽度会大于区间1074的宽度。也就是说，在把负电压施加在导体层630以 后，更容易区分晶体管是属于哪一个分布，即栅极层130a的控制能力会提升。
[0097] 图11是根据第二范例实施例示出读取方法的流程图。
[0098] 请参照图11，图11的各步骤是用于图6A与图6B的NAND快闪存储单元。在步骤 S1102中，将读取电压施加于栅极层130a?130d的其中之一。在步骤S1104中，除了被施 加读取电压的栅极层以外，将通过电压施加于栅极层130a?130d中其他的栅极层。在步 骤S1106中，将第一电压施加于导体层630的一端。其中读取电压的电平为正电平与负电 平的其中之一，并且第一电压的电平为正电平与负电平的其中之另一。也就是说，若读取电 压的电平为正电平，则第一电压的电平为负电平（小于接地端的电平）。若读取电压的电平 为负电平，则第一电压的电平为正电平（大于接地端的电平）。
[0099] 图11中各步骤可以实作为多个程序码并且由一个处理器来执行这些程序码。或 者，图11各步骤可以实作为一或多个电路，本发明并不在此限。
[0100] 另一方面，本发明一范例实施例也提出一种操作方法，是用于第一范例实施例或 是第二范例实施例。在此操作方法中，会将一电位差施加在导电结构的第一端与第二端之 间，用以在导电结构中产生一电流并且用以加热电荷捕获层。然而，此操作方法已详细说明 如上，在此便不再赘述。
[0101] 综上所述，在本发明范例实施例所提出的操作方法，读取方法与NAND快闪存储单 元中，可以加热电荷捕获层来加速抹除操作或是修复电荷捕获层。此外，在一范例实施例 中，由于施加在导体层上的电压相反于读取电压，因此栅极层的控制能力也会被提升。
[0102] 最后应说明的是：以上各实施例仅用以说明本发明的技术方案，而非对其限制； 尽管参照前述各实施例对本发明进行了详细的说明，本领域的普通技术人员应当理解：其 依然可以对前述各实施例所记载的技术方案进行修改，或者对其中部分或者全部技术特征 进行等同替换；而这些修改或者替换，并不使相应技术方案的本质脱离本发明各实施例技 术方案的范围。
【权利要求】
1. 一种NAND快闪存储单元，其特征在于，包括： 多个栅极层，其中该些栅极层中相邻的两个栅极层之间包括一第一介电层；以及 一通道层，贯穿该些栅极层； 一电荷捕获层，贯穿该些栅极层，配置在该通道层与该些栅极层之间； 一导体层，贯穿该些栅极层；以及 一第二介电层，贯穿该些栅极层，其中该第二介电层是配置在该导体层与该通道层之 间。
2. 根据权利要求1所述的NAND快闪存储单元，其特征在于，该电荷捕获层包括氧化 娃-氮化娃-氧化娃复合层。
3. 根据权利要求1所述的NAND快闪存储单元，其特征在于，该导体层的材料包括一金 属。
4. 根据权利要求1所述的NAND快闪存储单元，其特征在于，该导体层的材料包括一掺 杂多晶娃。
5. 根据权利要求1项所述的NAND快闪存储单元，其特征在于，还包括： 一第一选择栅极层，配置在该些栅极层的一侧；以及 一第二选择栅极层，配置在该些栅极层的另一侧，其中该通道层、该电荷捕获层、该导 体层与该第二介电层贯穿该第一选择栅极层与该第二选择栅极层。
6. 根据权利要求1所述的NAND快闪存储单元，其特征在于，该通道层的材料包括非晶 硅、多晶硅、微晶硅、单晶硅、纳米晶硅、氧化物半导体材料、有机半导体材料或其组合。
7. -种用于如权利要求1所述的NAND快闪存储单元的读取方法，其特征在于，包括： 将一读取电压施加于该些栅极层的其中之一； 将一通过电压施加于该些栅极层的其中之另一； 将一第一电压施加于该导体层的一侧， 其中该读取电压的电平为一正电平与一负电平的其中之一，并且该第一电压的电平为 该正电平与该负电平的其中之另一。
8. 根据权利要求书7所述的读取方法，其特征在于，该NAND快闪存储单元还包括： 一第一选择栅极层，配置在该些栅极层的一侧；以及 一第二选择栅极层，配置在该些栅极层的另一侧，其中该通道层、该电荷捕获层、该导 体层与该第二介电层贯穿该第一选择栅极层与该第二选择栅极层， 其中该读取方法还包括： 将一第二电压施加于该第一选择栅极层与该第二选择栅极层，其中该第二电压的电平 为一系统电平与一临界电平的相加。
9. 根据权利要求书8所述的读取方法，其特征在于，还包括： 预充电该通道层的一第一端至该系统电平；以及 根据该通道层的该第一端的电平是否有下降，判断被施加该读取电压的该栅极层所对 应的一晶体管是否导通。
10. -种NAND快闪存储单元的操作方法，其特征在于，该NAND快闪存储单元包括多个 栅极层、一导电结构与一电荷捕获层，该导电结构与该电荷捕获层贯穿该些栅极层，并且该 电荷捕获层是配置在该导电结构与该些栅极层之间，该操作方法包括： 将一电位差施加在该导电结构的一第一端与该导电结构的一第二端之间，用以在该导 电结构中产生一电流并且用以加热该电荷捕获层。
11. 根据权利要求10所述的操作方法，其特征在于，该导电结构的材料为掺杂多晶硅。
12. 根据权利要求11所述的操作方法，其特征在于，将该电位差施加在该导电结构的 该第一端该第二端之间的步骤还包括： 将一抹除电压施加在该导电结构上。
13. 根据权利要求12所述的操作方法，其特征在于，该NAND快闪存储单元还包括： 一第一选择栅极层，配置在该些栅极层的一侧；以及 一第二选择栅极层，配置在该些栅极层的另一侧，其中该导电结构与该电荷捕获层贯 穿该第一选择栅极层与该第二选择栅极层， 其中该操作方法还包括： 将一基准电压施加于该些栅极层；以及： 将一第三电压施加于该第一选择栅极层与该第二选择栅极层，其中该第三电压的电平 是根据该基准电压的电平、该抹除电压的电平、与一穿遂电压的电平所产生。
14. 根据权利要求11所述的操作方法，其特征在于，该NAND快闪存储单元还包括一第 一选择栅极与一第二选择栅极，该第一选择栅极层是配置在该些栅极层的一侧，该第二选 择栅极层是配置在该些栅极层的另一侧，并且该导电结构与该电荷捕获层贯穿该第一选择 栅极层与该第二选择栅极层，其中将该电位差施加在该导电结构的该第一端该第二端之间 的步骤还包括： 将一系统电压施加在该第一选择栅极层与该第二选择栅极层；以及 将一通过电压施加在这些栅极层上。
15. 根据权利要求10所述的操作方法，其特征在于，该些栅极层中相邻的两个栅极层 之间包括一第一介电层，该导电结构包括一通道层、一导体层与一第二介电层，该第二介电 层是配置于该通道层与该导体层之间，该导电结构的该第一端与该第二端是位于该导体层 的一第一端与一第二端， 其中该NAND快闪存储单元还包括： 一第一选择栅极层，配置在该些栅极层的一侧；以及 一第二选择栅极层，配置在该些栅极层的另一侧，其中该通道层、该导体层、该第二介 电层与该电荷捕获层贯穿该第一选择栅极层与该第二选择栅极层。
16. 根据权利要求15所述的操作方法，其特征在于，还包括： 将一抹除电压施加于该通道层的一端； 将一基准电压施加于该些栅极层；以及 将一第三电压施加于该第一选择栅极层与该第二选择栅极层，其中该第三电压的电平 是根据该基准电压的电平、该抹除电压的电平、与一穿遂电压的电平所产生。
17. 根据权利要求16所述的操作方法，其特征在于，该导体层的该第一端与该第二端 的电平是根据该基准电压的电平、该抹除电压的电平与一偏移电压的电平所产生，并且该 导体层的该第一端与该第二端之间存在该电位差。
18. 根据权利要求15所述的操作方法，其特征在于，还包括： 将该些栅极层、该第一选择栅极层、该第二选择栅极层、该通道层的一第一端以及该通 道层的一第二端浮接。
19. 根据权利要求15所述的操作方法，其特征在于，还包括： 将该导体层的该第一端与该第二端的电平作为一函数的参数输入，其中该函数输出一 数值，并且该数值介于该导体层的该第一端与该第二端的电平之间； 将符合该数值的电压施加于该些栅极层、该第一选择栅极层、该第二选择栅极层、该通 道层的一第一端以及该通道层的一第二端。
20. 根据权利要求15所述的操作方法，其特征在于，该导体层的材料包括一金属。
21. 根据权利要求15所述的操作方法，其特征在于，该导体层的材料包括一掺杂多晶 硅。
【文档编号】H01L27/115GK104103639SQ201310114288
【公开日】2014年10月15日 申请日期:2013年4月3日 优先权日:2013年4月3日
【发明者】林纬, 许祐诚, 郑国义 申请人:群联电子股份有限公司