半导体器件的制作方法

半导体器件的制作方法
【专利摘要】一种半导体器件，包括：半导体衬底；位于半导体衬底表面的接地环；位于半导体衬底表面的接地屏蔽结构，所述接地环包围所述接地屏蔽结构，所述接地屏蔽结构包括若干同心导电环、以及沿所述导电环的半径方向贯穿若干导电环的导电线，且所述导电线和接地环电连接，所述若干导电环均具有若干开口，且相邻导电环的开口交错设置；位于所述半导体衬底、接地环和接地屏蔽结构表面的介质层，所述介质层包围所述接地环和接地屏蔽结构；位于介质层表面的半导体器件。本发明的半导体器件能够提高屏蔽能力、减少衬底损耗，提高半导体器件性能。
【专利说明】半导体器件

【技术领域】
[0001] 本发明涉及半导体制造【技术领域】，尤其涉及一种半导体器件。

【背景技术】
[0002] 在现有的集成电路，例如CMOS射频集成电路（RFIC)中，电感是一种重要电学器 件，其性能参数直接影响了集成电路的性能。现有技术中，集成电路中的电感大多采用平 面电感，例如平面螺旋电感；所述平面螺旋电感由金属导线在衬底或介质层表面绕制而成； 相对于传统的线绕电感，平面电感器具有成本低、易于集成、噪声小和功耗低的优点，更重 要的是能与现今的集成电路工艺兼容。
[0003] 对于电感器件，具有衡量其性能的品质因素 Q。所述品质因数Q为存储于电感中的 能量和每一个振荡周期损耗能量的比值，因此所述品质因数Q越高，电感器的效率就越高， 性能越好；而影响所述平面电感的品质因数Q的因素包括：电感线圈的金属导线本身的电 阻，电感线圈与位于其上方或下方的金属层之间寄生电容，或者电感线圈与半导体衬底之 间的寄生电容；具体的，当金属导线中的电阻越高时，或电感线圈的寄生电容越大时，品质 因数Q越小，电感的性能越差。
[0004] 以位于半导体衬底表面的平面螺旋电感为例，当电感工作时，螺旋线圈内具有电 流，该螺旋电流能够产生垂直于半导体衬底的电感磁场。根据楞次定理，所述垂直穿入半导 体衬底的电感磁场会在半导体衬底内感应出感应电流，且所述感应电流的方向与电感内电 流的方向相反。该感应电流也能够产生垂直于平面螺旋电感的磁场，而所述感应电流的方 向与电感内的电流方向相反，能够导致电感的磁场被减弱，继而使电感器件的电感值降低， 造成衬底损耗，尤其是在高频环境下，衬底损耗对电感值的减弱尤为明显。而且，半导体衬 底内产生感应电流，即半导体衬底内具有电荷，则半导体衬底与电感之间会产生寄生电容， 导致电感的品质因数Q降低。
[0005] 因此，现有技术会在电感器件和半导体衬底之间设置屏蔽结构，以减少电感的衬 底损耗。然而，现有技术的屏蔽结构会降低电感器件的品质因数Q。


【发明内容】

[0006] 本发明解决的问题是提供一种半导体器件，提高屏蔽结构的屏蔽能力，减少电感 的衬底损耗，并提1?器件性能。
[0007] 为解决上述问题，本发明提供一种半导体器件，包括：半导体衬底；位于半导体衬 底表面的接地环；位于半导体衬底表面的接地屏蔽结构，所述接地环包围所述接地屏蔽结 构，所述接地屏蔽结构包括若干同心导电环、以及沿所述导电环的半径方向贯穿若干导电 环的导电线，且所述导电线和接地环电连接，所述若干导电环均具有若干开口，且相邻导电 环的开口交错设置；位于所述半导体衬底、接地环和接地屏蔽结构表面的介质层，所述介质 层包围所述接地环和接地屏蔽结构；位于介质层表面的半导体器件。
[0008] 可选的，所述导电环的开口数量为1?2个。
[0009] 可选的，所述导电环为金属环。
[0010] 可选的，还包括：位于半导体衬底表面的有源区环，所述有源区环的位置和形状与 所述金属环对应，且所述有源区环和金属环之间通过介质层电隔离。
[0011] 可选的，还包括：位于所述有源区环和金属环之间的多晶硅环，所述多晶硅环的位 置和形状与所述金属环对应，且所述的多晶硅环通过介质层与金属环和有源区环电隔离。
[0012] 可选的，所述有源区环的材料为硅、锗、砷化镓或锗硅，且所述硅、锗、砷化镓或锗 硅材料内具有掺杂离子，所述掺杂离子为P型离子或η型离子。
[0013] 可选的，还包括：位于有源区环表面的金属硅化物层。
[0014] 可选的，还包括：位于半导体衬底和金属环之间的多晶硅环，所述多晶硅环的位置 和图形与所述金属环对应，且所述多晶硅环通过介质层与金属环和半导体衬底电隔离。
[0015] 可选的，还包括：所述若干金属环与所述导电线连接的位置分别通过导电插塞与 对应的多晶硅环电连接。
[0016] 可选的，所述金属环为单层结构或多层堆叠结构。
[0017] 可选的，所述金属环的材料为铜或铝。
[0018] 可选的，所述接地环包括：接地有源区环和接地金属环，所述接地金属环与位于顶 层的导电环处于同一层，所述接地有源区环位于所述接地金属环的正下方的半导体衬底表 面，所述导电线与所述接地金属环连接，且所述导电线与接地金属环的连接处通导电插塞 与接地有源区环连接。
[0019] 可选的，所述接地有源区环的材料为硅、锗、砷化镓或锗硅，且所述硅、锗、砷化镓 或锗硅材料内具有掺杂离子，所述掺杂离子为Ρ型离子或η型离子；所述接地金属环的材料 为铜或错。
[0020] 可选的，所述导电线为金属线，所述金属线的材料为铜或铝。
[0021] 可选的，所述接地屏蔽结构中，每层同心导电环的数量为2?100个。
[0022] 可选的，所述导电环的形状为三角形、正方形、圆形或八边形，所述导电环的宽度 为0. 1微米?100微米。
[0023] 可选的，所述半导体器件为电感、变压器或巴伦。
[0024] 可选的，所述半导体器件投影于半导体衬底表面的图形位于所述接地屏蔽结构投 影于半导体衬底表面的图形内。
[0025] 与现有技术相比，本发明的技术方案具有以下优点：
[0026] 接地屏蔽结构包括若干同心导电环，沿所述导电环的半径方向具有贯穿若干导电 环的导电线，将所述导电线和接地环电连接；而且所述若干导电环均具有若干开口，而相邻 导电环的开口交错设置。通过所述导电线使若干导电环的电位与接地环的电位相同，则整 个接地屏蔽结构内的电位相同，能够使半导体器件产生的磁场终止于所述接地屏蔽结构表 面，由此起到屏蔽效果。首先，所述导电环具有开口，即每圈导电环均呈断路状态，使导电环 内不会产生涡流；而且，所述接地屏蔽结构的中心区域不具有大面积且连续的导电材料，因 此所述接地屏蔽结构的中心区域不会由半导体器件感应出涡流，进而减少所述接地屏蔽结 构与半导体器件之间产生寄生电容。其次，所述导电环的宽度有限，使导电环与半导体器件 之间的重叠面积减小，进一步减小了接地屏蔽结构与半导体器件之间的寄生电容。再次，相 邻导电环的开口交错设置，即每圈导电环的开口与相邻的导电环的导电部分相对；在所述 接地屏蔽结构中，任一导电环半径方向上均具有导电环的导电部分，所述导电环之间的区 域面积小，所述接地屏蔽结构的屏蔽能力提高，使半导体器件的性能更稳定。此外，在半导 体器件和半导体衬底之间设置所述接地屏蔽结构，能够满足半导体器件下方的介质层对于 伪金属密度（Dummy Metal Density)的工艺要求，保证所述半导体器件的形貌良好，性能稳 定。
[0027] 进一步的，所述导电环为金属环，所述金属环下方设置有多晶硅环，所述多晶硅环 的位置和形状与所述金属环对应，所述金属环与所述导电线连接的位置通过导电插塞与对 应的多晶硅环电连接，而金属环和多晶硅环之间的其他区域之间由介质层电隔离。首先，所 述导电插塞能够使所述多晶硅环的电位与金属环相同，即与接地环的电位相同，进一步屏 蔽半导体器件感应出的磁场。其次，所述金属环和多晶娃环未连接的部分构成电容，而多 晶硅环与半导体衬底之间构成电容，即所述半导体器件和半导体衬底之间增加了串联的电 容，从而能够减小半导体器件和半导体衬底之间总寄生电容的值，从而提高半导体器件的 性能。

【专利附图】

【附图说明】
[0028] 图1是现有技术的屏蔽结构、以及包围所述屏蔽结构接地环的俯视结构示意图；
[0029] 图2至图5是本发明所述的半导体器件的第一实施例的结构示意图；
[0030] 图6至图9是本发明所述的半导体器件的第二实施例的结构示意图。

【具体实施方式】
[0031] 如【背景技术】所述，现有技术的屏蔽结构会降低电感器件的品质因数Q。
[0032] 经过本发明的发明人研究，请参考图1，图1示出了现有技术的屏蔽结构20、以及 包围所述屏蔽结构20的接地环10的俯视结构示意图，电感器位于所述屏蔽结构20和接地 环10上方，且电感器件与所述屏蔽结构20和接地环10之间电隔离。其中，所述接地环10 用于在CMOS射频集成电路中减少半导体衬底受到的噪声干扰。所述屏蔽结构20的材料为 半导体材料，且所述半导体材料的电阻低于半导体衬底的电阻，能够使电感产生的磁场终 止于所述屏蔽结构20,使磁场不会继续进入半导体衬底内，从而避免半导体衬底内产生感 应电流。
[0033] 然而，如图1所示的屏蔽结构20俯视图形的面积较大，则所述屏蔽结构20与位于 其上方的电感之间的重叠面积较大，容易导致所述屏蔽结构20与电感之间产生较大的寄 生电容，从而降低电感的品质因数Q。其次，所述屏蔽结构20的中间区域面积较大，容易受 到电感磁场的感应而产生涡流，所述涡流依旧会产生与电感磁场相反的感应磁场，从而降 低电感值。
[0034] 经过本发明的发明人进一步研究，提出一种包括若干同心导电环的接地屏蔽结 构，位于半导体衬底表面的接地环包围所述接地屏蔽结构，且若干导电环通过导电线和接 地环电连接，使若干导电环的电位与接地环的电位相同，即整个接地屏蔽结构的电位相同， 半导体器件产生的磁场能够终止于所述接地屏蔽结构表面，起到屏蔽效果。而所述若干导 电环均具有若干开口，且相邻导电环的开口交错设置，即每圈导电环的开口与相邻的导电 环的导电部分相对，在接地屏蔽结构中，任一导电环的半径方向上均具有导电环覆盖，使所 述导电环之间的区域面积小，能够提高了屏蔽能力。其次，所述导电环因具有开口而不连 续，而所述接地屏蔽结构的中心区域不具有连续且大面积的导电材料，因此所述接地屏蔽 结构的中心区域不会由半导体器件感应出涡流，避免所述接地屏蔽结构与半导体器件之间 产生寄生电容。再次，所述导电环的宽度有限，导电环与半导体器件之间的重叠面积小，减 小寄生电容，提1?器件的性能。
[0035] 为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图对本发明 的【具体实施方式】做详细的说明。
[0036] 第一实施例
[0037] 请参考图2和图3,图3是本实施例中的接地金属环、导电环和导电线的俯视结构 示意图，图2是图3沿AA'方向的剖面结构示意图，包括：半导体衬底100 ;位于半导体衬底 100表面的接地环；位于半导体衬底100表面的接地屏蔽结构，所述接地环包围所述接地屏 蔽结构，所述接地屏蔽结构包括若干同心导电环102 (如图3所示)、以及沿所述导电环102 的半径方向贯穿所述若干导电环102的导电线104,且所述导电线104和接地环电连接，所 述若干导电环102均具有若干开口 103(如图3所示)，且相邻导电环102的开口 103交错设 置；位于所述半导体衬底100、接地环和接地屏蔽结构表面的介质层(包括第一介质层105a 和第二介质层l〇5b)，所述介质层包围所述接地环和接地屏蔽结构；位于介质层表面的半 导体器件(未不出）。
[0038] 所述半导体衬底100为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI)衬底、绝 缘体上锗（G0I)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓或砷化镓等)。
[0039] 本实施例中，所述导电环102为金属环，所述金属环为单层结构或多层堆叠结构， 所述导电线104为金属线；所述金属环和金属线的材料为铜或铝。所述导电线104沿所述 导电环102的半径方向将若干导电环102电连接，并将若干导电环102与接地环电连接。所 述导电环102和导电线104通过第一介质层105a与半导体衬底100电隔离，所述第一介质 层105a的材料为绝缘材料，例如氧化硅或氮化硅。在本实施例中，所述导电环102为单层 金属环；在另一实施例中，所述金属环为多层堆叠结构时，相邻两层金属环之间通过导电插 塞相互电连接，而未连接导电插塞的区域由绝缘层电隔离；所述导电线104贯穿位于顶层 的若干导电环，并与接地环电连接，从而能够使多层金属环均电位固定。
[0040] 在集成电路中，所述接地环被施加0伏电位或某一固定电位，所述接地环用于降 低半导体衬底100受到的噪声干扰。本实施例中，由于若干导电环102通过导电线104与 所述接地环电连接，即若干导电环102的电位均为0伏或某一固定电位，因此所述接地环还 用于固定所述接地屏蔽结构的电位，使所述接地屏蔽结构能够屏蔽半导体器件的电磁场。
[0041] 所述接地环包括：接地有源区环101a、以及位于所述接地有源区环101a上方的 接地金属环l〇lb (如图3所示)。所述接地金属环101b的材料为铜或铝；所述接地金属环 101b与导电环102位于同一层且包围若干导电环102 ;所述导电线104与所述接地金属环 l〇lb电连接，且所述接地金属环101b与导电线104相交处通过导电插塞140与接地有源区 环101a电连接，同时，所述接地有源区环101a和接地金属环101b之间未电连接的区域由 第一介质层l〇5a电隔离。所述接地有源区环101a位于半导体衬底100表面，所述接地有 源区环101a的材料为娃、锗、砷化镓或锗娃，且所述娃、锗、砷化镓或锗娃材料内具有掺杂 离子，所述掺杂离子为P型离子或η型离子。
[0042] 所述接地金属环101b与位于顶层的金属环处于同一层，而且所述接地金属环 101b、处于顶层的金属环和导电线104的材料相同，因此所述接地金属环101b、处于顶层的 金属环和导电线104能够同时形成；具体的，在所述第一介质层105a内形成定义所述接地 金属环101b、处于顶层的金属环和导电线104图形的开口，在所述开口内填充金属材料，再 米用抛光工艺去除第一介质层l〇5a表面的金属材料。
[0043] 在本实施例中，所述接地有源区环101a由位于半导体衬底100内的浅沟槽隔离结 构106隔离构成；所述接地有源区环101a通过对半导体衬底100靠近表面的区域进行离子 注入，在半导体衬底100内掺杂P型离子或η型离子而形成。
[0044] 在另一实施例中，所述接地有源区101a还能够位于半导体衬底100表面；所述接 地有源区环l〇la的形成工艺为：采用选择性外延沉积工艺在半导体衬底表面形成半导体 环，采用原位掺杂工艺或离子注入工艺在所述半导体环内掺杂P型离子或η型离子形成。
[0045] 在本实施例中，所述半导体衬底100表面还具有若干同心的有源区环110,所述有 源区环110的位置和形状与所述导电环102对应，因此各有源区环110均具有若干开口，使 所述有源区环110不连续，半导体器件产生的磁场无法在所述有源区环110内产生涡流，进 一步减少了半导体器件对半导体衬底1〇〇的损耗。所述有源区环110和导电环102之间通 过第一介质层l〇5a电隔离。所述有源区环110的材料为硅、锗、砷化镓或锗硅，且所述硅、 锗、砷化镓或锗硅材料内具有掺杂离子，所述掺杂离子为P型离子或η型离子。在一实施例 中，所述有源区环l〇la的表面具有金属硅化物层，能够降低有源区环101a的电阻，进一步 屏蔽磁场。
[0046] 所述有源区环110与接地有源区环101a处于同一层，所述有源区环110位于半导 体衬底100靠近表面的区域内，且由位于半导体衬底100内的浅沟槽隔离结构106隔离构 成；所述有源区环110通过离子注入工艺对半导体衬底100掺杂P型离子或η型离子而形 成。因此，所述接地有源区环l〇la和有源区环110的形成工艺相同，能够同时形成。
[0047] 在另一实施例中，所述有源区环110还能够位于半导体衬底100表面，米用选择性 外延沉积工艺在半导体衬底100表面形成半导体环，并通过采用原位掺杂工艺或离子注入 工艺在所述半导体环内掺杂P型离子或η型离子而形成。
[0048] 需要说明的是，所示接地环和接地屏蔽结构上还设置有半导体器件，所述半导体 器件为电感、变压器或巴伦，所述半导体器件和接地屏蔽结构之间由第二介质层l〇5b相互 隔离。由于在形成所述第二介质层105b之前，需要采用抛光工艺去除第一介质层105a表 面的金属材料，而所述接地屏蔽结构能够满足所述抛光工艺对于金属密度（Du_y Metal Density)的工艺要求，保证所述第二介质层105b和半导体器件的形貌良好，性能稳定。
[0049] 请参考图3,图3是图2中接地金属环101b、导电环102和导电线104的俯视结构 示意图。
[0050] 所述接地屏蔽结构包括若干同心导电环102,沿所述导电环102的半径方向具有 贯穿所述若干导电环102的导电线104,所述导电线104和接地金属环101b电连接。其中， 每层的导电环102的数量为2?100个；各导电环102均具有若干开口 103,所述导电环102 的开口 103的数量为1?2个，所述开口 103使导电环102呈断路状态，避免在所述导电环 102内产生涡流，进而减少所述导电环102与半导体器件之间的寄生电容；所述导电环102 的形状为三角形、正方形、圆形或八边形；所述导电环的宽度为〇. 1微米?100微米。本实 施例中，所述导电环102的开口 103的数量为2个，所述导电环102的形状为八边形。
[0051] 所述接地金属环101b位于若干同心导电环102外侧，且包围所述导电环102 ;所 述接地金属环l〇lb具有开口，所述开口的数量为1?2个，所述开口使接地金属环101b呈 断路状态，避免在所述接地金属环l〇lb内产生涡流；所述接地金属环101b的形状为三角 形、正方形、圆形或八边形，所述接地金属环l〇lb的宽度为0. 1微米?100微米。本实施例 中，所述接地金属环l〇lb的开口数量为2个，形状为八边形。
[0052] 本实施例中，相邻导电环102的开口 103交错设置，使各圈导电环102的开口 103 与相邻的导电环102的导电部分相对，从而在任一导电环102半径方向上均具有导电环102 的导电部分，减小了导电环之间的间隔区域的面积，减少了穿过所述接地屏蔽结构的磁场， 提高了所述接地屏蔽结构的屏蔽能力，使半导体器件的性能更稳定。
[0053] 本实施例中，所述半导体器件如图4和图5所示，为两层重叠的平面螺旋电感。
[0054] 请参考图4,是所述电感的第一平面螺旋线圈的俯视图。
[0055] 所述第一平面螺旋环位于所述第二介质层105b表面(参考图2);所述第一平面螺 旋环包括：第一金属环500、位于所述第一金属环500 -端的接触点501和接触点502、以及 位于所述第一金属环500另一端的接触层510。
[0056] 所述第一金属环500具有两圈导电线圈，外圈为单根导电线，内圈为两根平行的 导电线；外圈的单根导电线一端与内圈的两根导电线连接，外圈的单根导电线另一端与接 触层510连接；内圈的两根导电线圈另一端分别与接触点501和接触点502连接。
[0057] 请参考图5,是位于所述第一平面螺旋环上的第二平面螺旋环的俯视图。
[0058] 所述第二平面螺旋环位于第一平面螺旋环上方，且所述第二平面螺旋环与第一平 面螺旋环通过绝缘材料电隔离。所述第二平面螺旋环包括：第二金属环600、位于所述第二 金属环600 -端的接触点601和接触点602、以及位于所述第二金属环600另一端的接触层 610和接触层620。
[0059] 所述第二金属环600具有一圈导电线圈，所述单圈导电线圈由三根平行的导电线 构成；位于外两圈的导电线一端共同连接接触点601 ;位于内一圈的导电线一端与接触点 602连接；所述三根导电线的另一端共同连接接触层620。
[0060] 请继续参考图4和图5,所述第一平面螺旋环和第二平面螺旋环之间通过导电插 塞电连接。具体的，接触点601和接触点501通过导电插塞连接，接触点602和接触点502 通过导电插塞连接；接触层610和接触层510通过导电插塞连接，接触层620和接触层520 通过导电插塞连接。当所述平面螺旋电感工作时，在所述接触层610和接触层620之间施 加工作电压。
[0061] 需要说明的是，所述半导体器件，即所述平面螺旋电感投影在半导体衬底100 (如 图2所示）表面的图形，处于接地屏蔽结构投影在半导体衬底100表面的图形区域内，从而 所述平面螺旋电感产生的磁场完全落在所述接地屏蔽结构的范围内，使所述接地屏蔽结构 起到屏蔽作用，避免了半导体衬底100的损耗。
[0062] 本实施例的接地屏蔽结构包括若干同心导电环，且所述导电环通过导电线和接地 环电连接，使整个接地屏蔽结构内的电位与接地环的电位相同，能够使半导体器件产生的 磁场终止于所述接地屏蔽结构表面，起到屏蔽效果。而且，所述导电环因具有若干开口而呈 断路状态，则导电环内不会因磁场感应出涡流；同时，所述导电环中心不具有大面积且连续 的导电材料，因此所述接地屏蔽结构的中心区域不会产生涡流；所述接地屏蔽结构与半导 体器件之间产生寄生电容减少。此外，相邻导电环的开口交错设置，在所述导电环任一半径 方向上均具有导电环的导电部分，所述接地屏蔽结构的屏蔽能力提高，使半导体器件的性 能更稳定。
[0063] 第二实施例
[0064] 第二实施例与第一实施例的区别在于，还包括：位于所述有源区环和金属环之间 的多晶硅环，所述多晶硅环的位置和形状与所述金属环对应，且所述的多晶硅环通过介质 层与金属环和有源区环电隔离。以下将结合附图进行说明。
[0065] 请参考图6至图9,图6是第二实施例的半导体器件的剖面结构示意图，图7是图 6所不的有源区环的俯视图，图8是图6所不的多晶娃环的俯视图，图9是图6所不的金属 环230和导电线204的俯视图，包括：半导体衬底200 ;位于半导体衬底200表面的接地环； 位于半导体衬底200表面的接地屏蔽结构，所述接地环包围所述接地屏蔽结构，所述接地 屏蔽结构包括若干同心导电环、以及沿所述导电环的半径方向贯穿所述若干导电环的导电 线204,且所述导电线204和接地环电连接，所述若干导电环均具有若干开口 203(如图9所 示)，且相邻导电环的开口 203交错设置；位于所述半导体衬底200、接地环和接地屏蔽结构 表面的介质层(包括第一介质层205a和第二介质层205b)，所述介质层包围所述接地环和 接地屏蔽结构；位于介质层表面的半导体器件(未示出）。
[0066] 本实施例中，所述导电环包括金属环230(如图9所示)，所述导电线204为金属线， 所述金属环230和导电线204的结构和材料与第一实施例所述相同，在此不作赘述。
[0067] 所述接地环包括：接地有源区环201a、以及位于所述接地有源区环201a上方的接 地金属环201b (如图9所示)，所述接地有源区环201a和接地金属环201b的结构、位置、材 料和形成工艺与第一实施例所述相同，在此不作赘述。
[0068] 所述半导体衬底200表面还具有若干同心的有源区环210,所述有源区环210的位 置、形状和材料与第一实施例所述相同，在此不作赘述。所述有源区环210和导电环230之 间通过第一介质层205a电隔离。本实施例中，所述有源区环210位于半导体衬底200靠近 表面的区域内，且由位于半导体衬底200内的浅沟槽隔离结构206隔离构成。
[0069] 本实施例中，所述半导体衬底200和金属环230之间还具有多晶硅环220,所述多 晶硅环220内还能够具有P型或N型参杂离子，所述多晶硅环220的位置和图形与所述金 属环230对应，且所述多晶硅环220通过第一介质层205a与金属环230和半导体衬底200 电隔离；所述若干金属环230与所述导电线204连接的位置分别通过导电插塞240与对应 的多晶硅环220电连接，而所述金属环230和多晶硅环220之间的其他区域之间由第一介 质层205a电隔尚。
[0070] 所述导电插塞240能够使所述多晶硅环220的电位与金属环230相同，而所述金 属环230与接地环电连接，因此能够使所述多晶娃环220与接地环的电位相同，能够进一步 屏蔽半导体器件的磁场，减少半导体衬底200的损耗。此外，所述金属环230和多晶硅环 220未连接的部分构成电容，而所述多晶硅环220与半导体衬底200之间构成电容，在垂直 于半导体衬底200表面的方向上，等效于半导体器件到半导体衬底200之间所串联的电容 数量增加，而电容串联能够减小电容值，即从所述半导体器件到半导体衬底200之间总寄 生电容的值降低，能够进一步提高半导体器件的性能。而且，所述源区环210、多晶硅环220 和金属环230的结构和形成过程与晶体管等半导体器件的结构和形成工艺流程相符合，因 此能够与现有的半导体器件的工艺相集成，进而简化所述接地屏蔽结构的工艺。
[0071] 需要说明的是，所示接地环201和接地屏蔽结构上还设置有半导体器件，所述半 导体器件为电感、变压器或巴伦，所述半导体器件和接地屏蔽结构之间由第二介质层205b 相互隔离。
[0072] 请参考图7,图7是如图6所示的有源区环210和接地有源区环201a的俯视图。 本实施例中，所述有源区环210和接地有源区环201a位于同一层，所述有源区环210和接 地有源区环201a的形状、位置和材料与第一实施例所述相同，在此不做赘述。
[0073] 请参考图8,图8是如图6所示的多晶硅环220的俯视图。
[0074] 所述若干多晶硅环220同心，多晶硅环220的数量为2?100个；各多晶硅环220 均具有若干开口 203,所述多晶硅环220的开口 203的数量为1?2个，所述开口 203使多 晶硅环220呈断路状态，避免所述多晶硅环220内产生涡流，进而减少所述多晶硅环220与 金属环230或半导体衬底200之间的寄生电容；所述多晶硅环220的形状为三角形、正方 形、圆形或八边形；所述多晶硅环220的宽度为0. 1微米?100微米。本实施例中，所述多 晶硅环220的开口 203的数量为2个，所述多晶硅环220的形状为八边形。
[0075] 本实施例中，相邻多晶硅环220的开口 203交错设置，使多晶硅环220的开口 203 与相邻的多晶娃环220的多晶娃部分相对，即所述多晶娃环220任一半径方向上均具有多 晶硅部分，减少了穿过所述接地屏蔽结构的磁场，半导体器件的性能更稳定。
[0076] 请参考图9,图9是如图6所示的金属环230、接地金属环201b和导电线204的俯 视图。本实施例中，所述金属环230、接地金属环201b和导电线204位于同一层，所述金属 环230、接地金属环201b和导电线204的形状、位置和材料与第一实施例所述相同，在此不 做赘述。
[0077] 本实施例中，在金属环下方设置有多晶硅环，且所述多晶硅环与所述金属环电连 接且电位相同，能够进一步屏蔽半导体器件感应出的磁场。此外，所述多晶硅环增加了半导 体器件和半导体衬底之间的串联的电容，以减小半导体器件和半导体衬底之间总寄生电容 的值，从而提高半导体器件的性能。
[0078] 综上所述，接地屏蔽结构包括若干同心导电环，沿所述导电环的半径方向具有贯 穿若干导电环的导电线，将所述导电线和接地环电连接；而且所述若干导电环均具有若干 开口，而相邻导电环的开口交错设置。通过所述导电线使若干导电环的电位与接地环的电 位相同，则整个接地屏蔽结构内的电位相同，能够使半导体器件产生的磁场终止于所述接 地屏蔽结构表面，由此起到屏蔽效果。首先，所述导电环具有开口，即每圈导电环均呈断路 状态，使导电环内不会产生涡流；而且，所述接地屏蔽结构的中心区域不具有大面积且连续 的导电材料，因此所述接地屏蔽结构的中心区域不会由半导体器件感应出涡流，进而减少 所述接地屏蔽结构与半导体器件之间产生寄生电容。其次，所述导电环的宽度有限，使导电 环与半导体器件之间的重叠面积减小，进一步减小了接地屏蔽结构与半导体器件之间的寄 生电容。再次，相邻导电环的开口交错设置，即每圈导电环的开口与相邻的导电环的导电部 分相对；在所述接地屏蔽结构中，任一导电环半径方向上均具有导电环的导电部分，所述导 电环之间的区域面积小，所述接地屏蔽结构的屏蔽能力提高，使半导体器件的性能更稳定。 此外，在半导体器件和半导体衬底之间设置所述接地屏蔽结构，能够满足半导体器件下方 的介质层对于伪金属密度（Dummy Metal Density)的工艺要求，保证所述半导体器件的形 貌良好，性能稳定。
[0079] 进一步的，所述导电环为金属环，所述金属环下方设置有多晶硅环，所述多晶硅环 的位置和形状与所述金属环对应，所述金属环与所述导电线连接的位置通过导电插塞与对 应的多晶硅环电连接，而金属环和多晶硅环之间的其他区域之间由介质层电隔离。首先，所 述导电插塞能够使所述多晶硅环的电位与金属环相同，即与接地环的电位相同，进一步屏 蔽半导体器件感应出的磁场。其次，所述金属环和多晶娃环未连接的部分构成电容，而多 晶硅环与半导体衬底之间构成电容，即所述半导体器件和半导体衬底之间增加了串联的电 容，从而能够减小半导体器件和半导体衬底之间总寄生电容的值，从而提高半导体器件的 性能。
[0080] 本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任何本领域 技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发 明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明 的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案 的保护范围。
【权利要求】
1. 一种半导体器件，其特征在于，包括： 半导体衬底； 位于半导体衬底表面的接地环； 位于半导体衬底表面的接地屏蔽结构，所述接地环包围所述接地屏蔽结构，所述接地 屏蔽结构包括若干同心导电环、以及沿所述导电环的半径方向贯穿若干导电环的导电线， 且所述导电线和接地环电连接，所述若干导电环均具有若干开口，且相邻导电环的开口交 错设置； 位于所述半导体衬底、接地环和接地屏蔽结构表面的介质层，所述介质层包围所述接 地环和接地屏蔽结构； 位于介质层表面的半导体器件。
2. 如权利要求1所述半导体器件，其特征在于，所述导电环的开口数量为1?2个。
3. 如权利要求1所述半导体器件，其特征在于，所述导电环为金属环。
4. 如权利要求3所述半导体器件，其特征在于，还包括：位于半导体衬底表面的有源区 环，所述有源区环的位置和形状与所述金属环对应，且所述有源区环和金属环之间通过介 质层电隔尚。
5. 如权利要求4所述半导体器件，其特征在于，还包括：位于所述有源区环和金属环之 间的多晶硅环，所述多晶硅环的位置和形状与所述金属环对应，且所述的多晶硅环通过介 质层与金属环和有源区环电隔离。
6. 如权利要求4或5所述半导体器件，其特征在于，所述有源区环的材料为硅、锗、砷化 镓或锗硅，且所述硅、锗、砷化镓或锗硅材料内具有掺杂离子，所述掺杂离子为P型离子或η 型尚子。
7. 如权利要求6所述半导体器件，其特征在于，还包括：位于有源区环表面的金属硅化 物层。
8. 如权利要求3所述半导体器件，其特征在于，还包括：位于半导体衬底和金属环之间 的多晶硅环，所述多晶硅环的位置和图形与所述金属环对应，且所述多晶硅环通过介质层 与金属环和半导体衬底电隔离。
9. 如权利要求5或8所述半导体器件，其特征在于，还包括：所述若干金属环与所述导 电线连接的位置分别通过导电插塞与对应的多晶硅环电连接。
10. 如权利要求3所述半导体器件，其特征在于，所述金属环为单层结构或多层堆叠结 构。
11. 如权利要求3所述半导体器件，其特征在于，所述金属环的材料为铜或铝。
12. 如权利要求1所述半导体器件，其特征在于，所述接地环包括：接地有源区环和接 地金属环，所述接地金属环与位于顶层的导电环处于同一层，所述接地有源区环位于所述 接地金属环的正下方的半导体衬底表面，所述导电线与所述接地金属环连接，且所述导电 线与接地金属环的连接处通导电插塞与接地有源区环连接。
13. 如权利要求12所述半导体器件，其特征在于，所述接地有源区环的材料为硅、锗、 砷化镓或锗娃，且所述娃、锗、砷化镓或锗娃材料内具有掺杂离子，所述掺杂离子为Ρ型离 子或η型离子；所述接地金属环的材料为铜或铝。
14. 如权利要求1所述半导体器件，其特征在于，所述导电线为金属线，所述金属线的 材料为铜或错。
15. 如权利要求1所述半导体器件，其特征在于，所述接地屏蔽结构中，每层同心导电 环的数量为2?100个。
16. 如权利要求1所述半导体器件，其特征在于，所述导电环的形状为三角形、正方形、 圆形或八边形，所述导电环的宽度为0. 1微米?100微米。
17. 如权利要求1所述半导体器件，其特征在于，所述半导体器件为电感、变压器或巴 伦。
18. 如权利要求1所述半导体器件，其特征在于，所述半导体器件投影于半导体衬底表 面的图形位于所述接地屏蔽结构投影于半导体衬底表面的图形内。
【文档编号】H01L23/64GK104103630SQ201310113669
【公开日】2014年10月15日 申请日期:2013年4月2日 优先权日:2013年4月2日
【发明者】程仁豪, 王西宁, 刘凌 申请人:中芯国际集成电路制造(上海)有限公司