半导体结构及其形成方法
【专利摘要】一种半导体结构及其形成方法，其中，所示半导体结构的形成方法包括：提供衬底，所述衬底表面具有介质层，所述介质层内具有开口；在所述介质层表面、所述开口的侧壁和底部表面形成第一复合阻挡层，所述第一复合阻挡层与介质层相对一面的材料不含氮元素；在所述第一复合阻挡层表面形成第二氮化钽层、以及位于所述第二氮化钽层表面的第二钽层；在所述第二钽层表面形成种子层；在所述种子层表面形成填充满所述开口的导电层；去除所述介质层顶部表面的导电层、种子层、第二钽层、第二氮化钽层和第一复合阻挡层，所述开口内的种子层和导电层形成导电插塞。所形成的导电插塞质量好、性能稳定。
【专利说明】半导体结构及其形成方法
【技术领域】
[0001] 本发明涉及半导体制造【技术领域】，尤其涉及一种半导体结构及其形成方法。
【背景技术】
[0002] 在集成电路制造过程中，常采用导电插塞用于器件之间的电互联。随着集成电路 制造技术的快速发展，促使半导体器件的尺寸不断地缩小，使形成导电插塞的工艺也受到 了挑战。
[0003] 现有技术形成导电插塞的过程的剖面结构示意图如图1至图4所示。
[0004] 请参考图1，在位于衬底100表面的介质层101内形成开口 102。
[0005] 请参考图2,在介质层101表面、以及开口 102的侧壁和底部表面形成阻挡层103。
[0006] 请参考图3,在所述阻挡层103表面形成填充满开口 102 (如图2所示）的导电层 104。
[0007] 请参考图4,采用抛光工艺去除介质层101顶部表面的导电层104 (如图3所示） 和阻挡层103 (如图3所示)，形成导电层104a和阻挡层103a，且所述导电层104a形成导 电插塞。
[0008] 然而，现有技术所形成的导电插塞质量差，容易影响器件性能。
【发明内容】
[0009] 本发明解决的问题是提供一种半导体结构及其形成方法，形成形貌良好、性能稳 定的导电插塞。
[0010] 为解决上述问题，本发明提供一种半导体结构，包括：提供衬底，所述衬底表面具 有介质层，所述介质层内具有开口；在所述介质层表面、所述开口的侧壁和底部表面形成第 一复合阻挡层；在所述第一复合阻挡层表面形成第二氮化钽层、以及位于所述第二氮化钽 层表面的第二钽层，所述第一复合阻挡层与第二钽层相接触一面的表面材料不含氮元素； 在所述第二钽层表面形成种子层；在所述种子层表面形成填充满所述开口的导电层；去除 所述介质层顶部表面的导电层、种子层、第二钽层、第二氮化钽层和第一复合阻挡层，所述 开口内的种子层和导电层形成导电插塞。
[0011] 可选的，所述种子层的材料为铜，所述种子层的铜材料晶向包括〈111>。
[0012] 可选的，所述导电层的材料为铜，所述导电层的铜材料晶向包括〈111>。
[0013] 可选的，所述第二钽层的厚度为800埃?1000埃，所述第二氮化钽层的厚度为50 埃?100埃。
[0014] 可选的，所述第二钽层、第二氮化钽层和种子层的形成工艺为物理气相沉积工艺、 化学气相沉积工艺或原子层沉积工艺。
[0015] 可选的，所述导电层的形成工艺为电镀工艺。
[0016] 可选的，所述第一复合阻挡层包括：第一氮化钽层、以及位于所述第一氮化钽层表 面的第一钽层。
[0017] 可选的，所述第一钽层的厚度为800埃?1000埃，所述第一氮化钽层的厚度为50 埃?100埃，所述第一钽层和第一氮化钽层的形成工艺为物理气相沉积工艺、化学气相沉 积工艺或原子层沉积工艺。
[0018] 可选的，所述物理气相沉积工艺的参数为：气压为1(Τ托?ΚΓ9托，基台温度 为-15摄氏度?-25摄氏度，偏压功率为300瓦?900瓦。
[0019] 可选的，所述开口顶部的尺寸为10微米?15微米，所述开口的深度为250微米? 350微米。
[0020] 可选的，所述去除介质层顶部表面的导电层、种子层、第二钽层、第二氮化钽层和 第一复合阻挡层的工艺为化学机械抛光工艺。
[0021] 可选的，所述介质层的材料为氧化硅、氮化硅或氮氧化硅。
[0022] 可选的，还包括：在衬底表面形成器件，所述介质层位于所述器件表面，所述器件 通过所述导电插塞电互联。
[0023] 相应的，本发明还提供一种采用上述任一项方法所形成的半导体结构，包括：衬 底；位于所述衬底表面的介质层，所述介质层内具有开口；位于所述开口的侧壁和底部表 面的第一复合阻挡层，所述第一复合阻挡层与介质层相对表面的表面材料不含氮元素；位 于所述第一复合阻挡层表面的第二氮化钽层；位于所述第二氮化钽层表面的第二钽层；位 于所述第二钽层表面的种子层；位于所述种子层表面且填充满所述开口的导电层。
[0024] 与现有技术相比，本发明的技术方案具有以下优点：
[0025] 在用于形成导电插塞的开口侧壁和底部表面形成第一复合阻挡层，在所述第一复 合阻挡层表面形成第二氮化钽层和第二钽层，后续在开口内的第二钽层表面形成导电层以 形成导电插塞。首先，所述开口的侧壁和底部表面具有第一复合阻挡层、第二氮化钽层和第 二钽层，能够共同用于防止导电层的材料扩散；尤其针对所述开口的底部，所述第一复合阻 挡层、第二氮化钽层和第二钽层防止导电层扩散的能力增强，避免由导电层的材料扩散而 造成的漏电等问题，使器件性能稳定。其次，所述第二氮化钽层和第二钽层的厚度和构成比 例能够调整，使第二钽层表面具有所需的表面能量，从而使形成于第二钽层表面的导电层 的晶向满足要求，使导电层的表面光滑且难以氧化，保证了所形成的导电插塞质量好、性能 稳定。再次，所述第一复合阻挡层表面不具有氮元素，不会增加第二钽层下方的氮化物层的 厚度，从而保证了第二钽层的表面能量仅由第二氮化钽层和第二钽层的厚度和构成比例决 定，保证了后续所形成的导电层具有所需的晶向。
[0026] 进一步，控制所述第二钽层的厚度为800埃?1000埃，所述第二氮化钽层的厚度 为50埃?100埃，能够使所述第二钽层的表面能量满足形成〈111>晶向铜层的要求，使形 成于第二钽层的表面的种子层和导电层为晶向〈111>的铜层；由于晶向〈111>的铜层表面 光滑且难以氧化，能够使所形成的导电插塞的质量良好、性能稳定。
[0027] 进一步的，所述第一复合阻挡层包括：第一氮化钽层、以及位于所述第一氮化钽层 表面的第一钽层。其中，所述第一氮化钽层能够与介质层耦合，使所形成的导电插塞与介质 层相接处的界面质量良好，减少漏电，性能稳定。其次，所述第一钽层中不具有氮元素，与第 二氮化钽层相接处的第一钽层不会增加位于所述第二钽层下方的氮化层的厚度，所述第二 钽层的表面能量不受第一钽层的影响，能够保证所形成的导电层为〈111>晶向的铜层。再 次，所述第一氮化钽层和第一钽层的厚度和构成比例能够调整，因此所述第一氮化钽层和 第一钽层的电性能易于控制，保证了所形成的导电插塞的电性能满足需求。
[0028] 本实施例的半导体结构中，介质层内的开口侧壁和底部表面形成有第一复合阻挡 层、第二氮化钽层和第二钽层，能够充分的隔离导电层和介质层，防止导电层的材料向介质 层内扩散，使器件性能稳定。
【专利附图】
【附图说明】
[0029] 图1至图4是现有技术形成导电插塞的过程的剖面结构示意图；
[0030] 图5至图10是本发明的实施例所述的半导体结构的形成过程的剖面结构示意图。
【具体实施方式】
[0031] 如【背景技术】所述，现有技术所形成的导电插塞质量差，容易影响器件性能。
[0032] 在一实施例中，请继续参考图1至图4,所述导电层104的材料为铜，所述导电层 104的形成工艺为电镀工艺。本发明的发明人经过研究发现，当所述导电层104的铜材料 晶向为〈111>时，所述导电层104的表面光滑且难以氧化，能够使所形成的导电插塞质量良 好，使器件性能稳定；而决定铜晶向的因素是所述阻挡层103的表面能量，所述阻挡层103 的表面能量由所述阻挡层103的材料和结构决定。本发明的发明人研究发现，当所述阻挡 层103由氮化钽层、以及位于氮化钽层表面的钽层构成，且所述氮化钽层的厚度为100埃， 所述钽层的厚度为1000埃时，所述阻挡层103的表面能量满足形成晶向为〈111>的铜层的 要求，使所形成的导电插塞表面光滑且不易氧化。
[0033] 然而，随着芯片和集成电路技术的发展，需要导电插塞能够满足更多样的电路连 接，例如增加导电插塞的长度以满足特定的技术需求，致使用于形成导电插塞的开口 102 深宽比变大；当所述开口 102深宽比提高时，容易使所形成的导电插塞形貌不良。
[0034] 具体的，在开口 102内填充导电层104之前，需要首先在开口 102的侧壁和底部表 面、以及介质层101表面形成阻挡层103 ;然而，当用于形成导电插塞的开口 102深宽比提 高时，形成所述阻挡层103的材料难以进入开口 102底部，易造成开口 102底部表面的阻挡 层103不均匀；当后续在所述阻挡层103表面形成填充满开口 102的导电插塞之后，导电插 塞的材料容易通过开口 102底部不均匀的阻挡层103扩散入介质层101内或衬底100内， 容易产生漏电，影响器件性能。
[0035] 为了提高阻挡层103保护开口 102底部的能力，本发明的发明人尝试对阻挡层103 内的氮化钽层或钽层的厚度进行调整，还对氮化钽层和钽层之间的厚度比例进行调整，以 期提高阻挡层103阻挡导电层104材料扩散的能力；然而，本发明的发明人发现，一旦改变 阻挡层103的厚度或材料比例，会导致阻挡层103的表面能量发生改变，从而无法形成晶向 〈111>为主的铜材料导电层104,造成导电层104表面粗糙且更容易被氧化，以导电层104 形成的导电插塞的形貌不良，器件性能降低。
[0036] 经过本发明的发明人进一步研究，在用于形成导电插塞的开口侧壁和底部表面形 成第一复合阻挡层，在所述第一复合阻挡层表面形成第二氮化钽层和第二钽层，后续在开 口内的第二钽层表面形成导电层以形成导电插塞。首先，所述开口的侧壁和底部表面具有 第一复合阻挡层、第二氮化钽层和第二钽层，共同用于阻止导电插塞材料的扩散，尤其在开 口底部阻止导电插塞材料扩散的能力得以提高，使器件性能稳定。其次，使第二氮化钽层和 第二钽层的厚度和构成比例满足形成晶向〈111>的铜层的要求，能够使形成于第二钽层表 面的导电层的表面光滑、难以氧化；而且所述第二氮化钽层和第二钽层的电性能不会改变， 保证了所形成的导电插塞质量好、性能稳定。
[0037] 为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明 的具体实施例做详细的说明。
[0038] 图5至图10是本发明的实施例所述的半导体结构的形成过程的剖面结构示意图。
[0039] 请参考图5,提供衬底200,所述衬底200表面具有介质层201，所述介质层201内 具有开口 202。
[0040] 所述衬底200为硅衬底、硅锗衬底、碳化硅衬底、绝缘体上硅（SOI)衬底、绝缘体上 锗（G0I)衬底、玻璃衬底或III-V族化合物衬底(例如氮化镓或砷化镓等)。
[0041] 在一实施例中，所述衬底200表面还形成有器件，所述器件包括：晶体管、二极管、 电容、电感等。所述介质层201用于电隔离所述器件，并作为后续工艺的平台；所述介质层 201的材料为氧化硅、氮化硅或氮氧化硅，形成工艺为沉积工艺，例如化学气相沉积工艺。
[0042] 所述开口 202内后续形成导电插塞，以实现衬底200表面的器件电互联。所述开口 202的形成工艺为各向异性的干法刻蚀工艺，以形成侧壁垂直于衬底200表面的开口 202。 所述各向异性的干法刻蚀工艺参数根据所述介质层201的材料而定，不应过于限定，在此 不作赘述。
[0043] 随着芯片和集成电路技术的发展，芯片或集成电路的电路结构日益复杂，现有的 100微米长的导电插塞已不能满足更多样的电路连接需求。本实施例中，所述开口 202顶 部的尺寸为10微米?15微米，所述开202 口的深度为250微米?350微米；所述开口 202 的深宽比较大，在所述开口 202内形成的导电插塞的长度较长。然而，当所述开口 202的深 宽比较大时，后续形成于所述开口 202底部表面的阻挡层不易均匀，在所述阻挡层表面形 成导电层之后，靠近开口 202底部的阻挡层较薄的位置容易让导电层的材料通过，造成导 电层材料向介质层201和半导体衬底200内扩散，继而容易造成漏电，使器件性能不稳定。 因此，本实施例中，后续在所述开口的侧壁和底部表面形成第一复合阻挡层、第二氮化钽层 和第二钽层，以增强隔离导电层材料扩散的能力。
[0044] 请参考图6,在所述介质层201表面、所述开口 202的侧壁和底部表面形成第一复 合阻挡层，所述第一复合阻挡层与介质层201相对一面的表面材料不含氮元素。
[0045] 所述第一复合阻挡层、与后续形成于所述第一复合阻挡层表面的第二氮化钽层和 第二钽层一起，共同用于防止后续形成于开口 202内的导电层向外扩散，使阻挡能力增强， 导电层的材料难以向外扩散。其中，所述第二氮化钽层和第二钽层决定了后续形成的导电 层的晶向，而具有特定晶向的导电层的质量更优良；同时，所述第一复合阻挡层表面不具有 氮元素，使所述第一复合阻挡层不会改变与第二钽层接触的氮化层的厚度，第二氮化钽层 和第二钽层的厚度和构成比例确定，能够保证后续形成的导电层具有确定晶向，使导电层 的质量好。
[0046] 所述第一复合阻挡层能够由若干层重叠的金属层和金属氮化物层构成，所述金属 层的材料包括钽或钛，所述金属氮化物层的材料为氮化钽或氮化钛；其中，与介质层201相 接触的第一复合阻挡层表面为金属氮化物层，所述金属氮化物层能够与介质层201耦合， 作为介质层201与第一复合阻挡层内的金属层之间的过渡；所述第一复合阻挡层与介质层 201相对一面的表面不含氮元素，较佳的，位于第一复合阻挡层顶层的为金属层，金属层能 够隔离后续形成于所述第一阻挡层表面的第二氮化钽层；当后续形成的第二氮化钽层的厚 度一定时，第二氮化钽层的含氮量一定，从而能够确定第二钽层的表面能量，而第一复合阻 挡层内的其他金属氮化物层通过顶层的金属层与第二氮化钽层隔离，不会影响第二钽层的 表面能量，从而使后续形成于开口 202内的导电层具有所需的晶向。
[0047] 本实施例中，所述第一复合阻挡层包括：第一氮化钽层203、以及位于所述第一氮 化钽层203表面的第一钽层204。所述第一氮化钽层203易与介质层201稱合，作为第一钽 层204和介质层201之间的过渡；所述第一钽层204用于隔离第一氮化钽层203和后续形 成的第二氮化钽层，则后续形成的第二钽层的表面能量，仅由所述第二氮化钽层和第二钽 层的厚度决定，不会受到所述第一氮化钽层203的影响，从而保证后续形成的导电层具有 所需晶向。
[0048] 其次，所述第一复合阻挡层的电阻由第一氮化钽层203主导，通过调整所述第一 氮化钽层203和第一钽层204的厚度和构成比例，能够调节所述第一复合阻挡层的电性能， 因此所形成的第一复合阻挡层不会对后续形成于开口 202内的导电插塞的电性能造成过 大影响。
[0049] 再次，所述第一氮化钽层203和第一钽层204保证后续所形成的导电插塞电性能 和形貌的同时，还能够阻挡后续形成于开口内的导电层的材料向外扩散，尤其是能够提高 所述开口 202底部的防扩散能力，避免所形成的导电插塞产生漏电。
[0050] 所述第一钽层204的厚度为800埃?1000埃，所述第一氮化钽层203的厚度为50 埃?100埃，所述第一钽层204和第一氮化钽层203的形成工艺为物理气相沉积工艺、化学 气相沉积工艺或原子层沉积工艺，较佳的是物理气相沉积工艺。本实施例中，采用物理气相 沉积工艺形成第一钽层204和第一氮化钽层203,所述物理气相沉积工艺的参数为：气压为 10_ 7托?10_9托，基台温度为-15摄氏度?-25摄氏度，偏压功率为300瓦?900瓦。
[0051] 所述物理气相沉积（PVD)工艺的沉积速率快，而且沉积气体能够深入高深宽比的 开口 202底部，使开口 202底部和侧壁表面均覆盖有第一氮化钽层203和第一钽层204。然 而，以所述物理气相沉积工艺形成的第一氮化钽层203和第一钽层204的均匀度有限，且厚 度越厚，均匀度越差；因此在本实施例中，使所述第一钽层204的厚度为800埃?1000埃， 所述第一氮化钽层203的厚度为50埃?100埃，能够将物理气相沉积工艺产生的凹陷或突 起的尺寸控制在技术要求之内，而且也相应改善后续形成于第一钽层204表面的第二氮化 钽层和第二钽层的均匀性。因此，所述第一氮化钽层203和第一钽层204能够提高隔离能 力，而且均匀性好，不易使导电层的材料通过，后续所形成的导电插塞质量好、性能稳定。
[0052] 请参考图7,在所述第一复合阻挡层表面形成第二氮化钽层205、以及位于所述第 二氮化钽层205表面的第二钽层206,所述第一复合阻挡层与第二钽层206相接触一面的表 面材料不含氮元素。
[0053] 所述第二钽层206的厚度为800埃?1000埃，所述第二氮化钽层205的厚度为50 埃?100埃；所述第二钽层206、第二氮化钽层205的形成工艺为物理气相沉积工艺、化学 气相沉积工艺或原子层沉积工艺，较佳的是物理气相沉积工艺；所述物理气相沉积工艺参 数与形成第一氮化钽层203和第一钽层204的工艺参数相同（如图6的相关内容所述)，在 此不作赘述。
[0054] 所述第二氮化钽层205和第二钽层206、与第一复合阻挡层共同用于阻挡后续形 成于开口 202内的导电层的扩散；同时，所述第二钽层206表面后续形成种子层，而所述种 子层的晶向由所述第二钽层206的表面能量决定，所述第二氮化钽层205和第二钽层206 的厚度和构成比例决定了所述种子层、以及形成于所述种子层表面的导电层的晶向，继而 决定了导电层的质量。
[0055] 本发明的发明人经过研究发现，当后续形成的导电层的铜材料晶向为〈111>时， 所形成的导电层表面光滑且不易氧化，以所述导电层形成的导电插塞的质量好、性能稳定。 为了形成晶向为〈111>的铜种子层和导电层，需要所述第二钽层206的表面能量一定，而决 定所述第二钽层206表面能量的是所述第二氮化钽层205和第二钽层206之间的厚度和构 成比例。发明人经过反复试验得出，当第二钽层206的厚度为800埃?1000埃，所述第二 氮化钽层205的厚度为50埃?100埃时，形成于第二钽层206表面的铜为〈111>晶向，而 〈111>晶向的铜不易氧化且光滑平整。
[0056] 需要说明的是，在所述第二氮化钽层205和第二钽层206中的氮含量决定了第二 钽层206的表面能量，本实施例中，所述第二氮化钽层205形成于第一钽层204表面，所 述第一钽层204内不具有氮元素；因此，所述第二钽层206的表面能量仅由第二氮化钽层 205和第二钽层206决定，而不会受到第一复合阻挡层的材料的影响，有利于后续形成晶向 〈111>的铜材料的种子层和导电层。
[0057] 请参考图8,在所述第二钽层206表面形成种子层207。
[0058] 所述种子层207的形成工艺为物理气相沉积工艺、化学气相沉积工艺或原子层沉 积工艺，较佳的是物理气相沉积工艺；所述物理气相沉积工艺与形成第一氮化钽层203、第 一钽层204、第二氮化钽层205和第二钽层206的工艺相同在此不作赘述。本实施例中，所 述种子层207的材料为铜，晶向为〈111>，后续采用电镀工艺形成于种子层表面的导电层的 晶向与种子层207 -致，从而使所形成的导电插塞的形貌良好、性能稳定。而且，所述种子 层207形成于第二钽层206表面，所述第二钽层206易于与种子层207耦合，保证了后续形 成于开口 202内的导电插塞的电性能稳定。
[0059] 请参考图9,在所述种子层207表面形成填充满所述开口 202 (如图8所示）的导 电层208。
[0060] 所述导电层208的形成工艺为电镀工艺。在本实施例中，所述种子层207的材料为 铜，晶向为〈111>，则形成所述导电层208的工艺为铜电镀工艺（ECP)，所形成的导电层208 的材料为铜，晶向为〈111>，所形成的导电层208表面光滑平整、且不易氧化，以所述导电层 208形成的导电插塞质量好。所述导电层208的厚度由电镀工艺的时间决定，并使导电层 208的表面高于开口 202的顶部，以填充满所述开口 202。
[0061] 请参考图10,去除所述介质层201顶部表面的导电层208、种子层207、第二钽层 206、第二氮化钽层205、第一氮化钽层203和第一钽层204,形成导电层208a、种子层207a、 第二钽层206a、第二氮化钽层205a、第一氮化钽层203a和第一钽层204a，且所述开口 202 (如图8所示）内的种子层207a和导电层208a形成导电插塞209。
[0062] 去除所述介质层201顶部表面的导电层208、种子层207、第二钽层206、第二氮化 钽层205、第一氮化钽层203和第一钽层204的工艺为抛光工艺，较佳的是化学机械抛光工 艺；在所述化学机械抛光工艺过程中，所述第二钽层206、第二氮化钽层205、第一氮化钽层 203和第一钽层204还作为抛光阻挡层，以确定抛光工艺的停止位置。
[0063] 所形成的导电插塞209的材料为晶向〈111>的铜，所述导电插塞209的不易氧化； 而开口 202的侧壁和底部表面具有第二钽层206a、第二氮化钽层205a、第一氮化钽层203a 和第一钽层204a共同用于阻挡导电插塞209,使导电插塞209的材料不易向外扩散，从而减 少漏电，使器件性能稳定。
[0064] 本实施例的半导体结构的形成方法中，在开口的侧壁和底部表面依次形成第一氮 化钽层、第一钽层、第二氮化钽层和第二钽层，共同用于阻挡导电插塞的材料向外扩散，提 高了隔离效果，使所形成的半导体结构的性能稳定，质量良好。而且，所述第一钽层能够隔 离第一氮化钽层和第二氮化钽层，使第二钽层的表面能量仅由第二氮化钽层和第二钽层的 厚度和构成比例控制，而不受第一氮化钽层的影响，使形成于第二钽层表面的种子层和导 电层的材料为铜，晶向为〈111>，则由种子层和导电层形成的导电插塞的不易氧化、质量好。
[0065] 相应的，本发明的实施例还提供一种半导体结构，请继续参考图10,包括：衬底 200 ;位于所述衬底200表面的介质层201，所述介质层201内具有开口（未不出）;位于所述 开口的侧壁和底部表面的第一复合阻挡层，所述第一复合阻挡层与介质层201相对一面的 表面材料不含氮元素；位于所述第一复合阻挡层表面的第二氮化钽层205a ;位于所述第二 氮化钽层205a表面的第二钽层206a ;位于所述第二钽层206a表面的且填充满所述开口的 导电插塞209,所述导电插塞209包括种子层207a以及位于所述种子层207a表面的导电层 208a。
[0066] 所述衬底200表面还能够具有器件，所述器件包括：晶体管、二极管、电容、电感 等。所述介质层201用于电隔离所述器件，并作为后续工艺的平台；所述介质层201的材料 为氧化硅、氮化硅或氮氧化硅。
[0067] 本实施例中，所述开口顶部的尺寸为10微米?15微米，所述开口的深度为250微 米?350微米。所述第一复合阻挡层包括：第一氮化钽层203a、以及位于所述第一氮化钽 层203a表面的第一钽层204a ;所述第一钽层204a的厚度为800埃?1000埃，所述第一氮 化钽层203a的厚度为50埃?100埃。
[0068] 所述第二钽层206a的厚度为800埃?1000埃，所述第二氮化钽层205a的厚度 为50埃?100埃；所述第一氮化钽层203a、第一钽层204a、第二氮化钽层205a和第二钽层 206a共同用于阻挡导电插塞209的材料向外扩散。所述种子层207a和导电层208a的材料 为铜，晶向为〈111>，以所述种子层207a和导电层208a形成的导电插塞209不易氧化，因此 性能稳定、质量良好。
[0069] 本实施例的半导体结构中，介质层和导电插塞之间具有第一复合阻挡层、第二氮 化钽层和第二钽层，所述第一复合阻挡层、第二氮化钽层和第二钽层共同用于阻挡导电插 塞的材料向外扩散，减少漏电，使器件性能稳定。
[0070] 综上所述，在用于形成导电插塞的开口侧壁和底部表面形成第一复合阻挡层，在 所述第一复合阻挡层表面形成第二氮化钽层和第二钽层，后续在开口内的第二钽层表面形 成导电层以形成导电插塞。首先，所述开口的侧壁和底部表面具有第一复合阻挡层、第二氮 化钽层和第二钽层，能够共同用于防止导电层的材料扩散；尤其针对所述开口的底部，所述 第一复合阻挡层、第二氮化钽层和第二钽层防止导电层扩散的能力增强，避免由导电层的 材料扩散而造成的漏电等问题，使器件性能稳定。其次，所述第二氮化钽层和第二钽层的厚 度和构成比例能够调整，使第二钽层表面具有所需的表面能量，从而使形成于第二钽层表 面的导电层的晶向满足要求，使导电层的表面光滑且难以氧化，保证了所形成的导电插塞 质量好、性能稳定。再次，所述第一复合阻挡层表面不具有氮元素，不会增加第二钽层下方 的氮化物层的厚度，从而保证了第二钽层的表面能量仅由第二氮化钽层和第二钽层的厚度 和构成比例决定，保证了后续所形成的导电层具有所需的晶向。
[0071] 进一步，控制所述第二钽层的厚度为800埃?1000埃，所述第二氮化钽层的厚度 为50埃?100埃，能够使所述第二钽层的表面能量满足形成〈111>晶向铜层的要求，使形 成于第二钽层的表面的种子层和导电层为晶向〈111>的铜层；由于晶向〈111>的铜层表面 光滑且难以氧化，能够使所形成的导电插塞的质量良好、性能稳定。
[0072] 进一步的，所述第一复合阻挡层包括：第一氮化钽层、以及位于所述第一氮化钽层 表面的第一钽层。其中，所述第一氮化钽层能够与介质层耦合，使所形成的导电插塞与介质 层相接处的界面质量良好，减少漏电，性能稳定。其次，所述第一钽层中不具有氮元素，与第 二氮化钽层相接处的第一钽层不会增加位于所述第二钽层下方的氮化层的厚度，所述第二 钽层的表面能量不受第一钽层的影响，能够保证所形成的导电层为〈111>晶向的铜层。再 次，所述第一氮化钽层和第一钽层的厚度和构成比例能够调整，因此所述第一氮化钽层和 第一钽层的电性能易于控制，保证了所形成的导电插塞的电性能满足需求。
[0073] 本实施例的半导体结构中，介质层内的开口侧壁和底部表面形成有第一复合阻挡 层、第二氮化钽层和第二钽层，能够充分的隔离导电层和介质层，防止导电层的材料向介质 层内扩散，使器件性能稳定。
[0074] 虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本 发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所 限定的范围为准。
【权利要求】
1. 一种半导体结构的形成方法，其特征在于，包括： 提供衬底，所述衬底表面具有介质层，所述介质层内具有开口； 在所述介质层表面、所述开口的侧壁和底部表面形成第一复合阻挡层； 在所述第一复合阻挡层表面形成第二氮化钽层、以及位于所述第二氮化钽层表面的第 二钽层，所述第一复合阻挡层与第二钽层相接触一面的表面材料不含氮元素； 在所述第二钽层表面形成种子层； 在所述种子层表面形成填充满所述开口的导电层； 去除所述介质层顶部表面的导电层、种子层、第二钽层、第二氮化钽层和第一复合阻挡 层，所述开口内的种子层和导电层形成导电插塞。
2. 如权利要求1所述半导体结构的形成方法，其特征在于，所述种子层的材料为铜，所 述种子层的铜材料晶向包括〈111>。
3. 如权利要求2所述半导体结构的形成方法，其特征在于，所述导电层的材料为铜，所 述导电层的铜材料晶向包括〈111 >。
4. 如权利要求1所述半导体结构的形成方法，其特征在于，所述第二钽层的厚度为800 埃?1000埃，所述第二氮化钽层的厚度为50埃?100埃。
5. 如权利要求1所述半导体结构的形成方法，其特征在于，所述第二钽层、第二氮化钽 层和种子层的形成工艺为物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺。
6. 如权利要求1所述半导体结构的形成方法，其特征在于，所述导电层的形成工艺为 电镀工艺。
7. 如权利要求1所述半导体结构的形成方法，其特征在于，所述第一复合阻挡层包括： 第一氮化钽层、以及位于所述第一氮化钽层表面的第一钽层。
8. 如权利要求7所述半导体结构的形成方法，其特征在于，所述第一钽层的厚度为800 埃?1000埃，所述第一氮化钽层的厚度为50埃?100埃，所述第一钽层和第一氮化钽层的 形成工艺为物理气相沉积工艺、化学气相沉积工艺或原子层沉积工艺。
9. 如权利要求6或8所述半导体结构的形成方法，其特征在于，所述物理气相沉积工艺 的参数为：气压为ΚΓ7托?ΚΓ 9托，基台温度为-15摄氏度?-25摄氏度，偏压功率为300 瓦?900瓦。
10. 如权利要求1所述半导体结构的形成方法，其特征在于，所述开口顶部的尺寸为10 微米?15微米，所述开口的深度为250微米?350微米。
11. 如权利要求1所述半导体结构的形成方法，其特征在于，所述去除介质层顶部表 面的导电层、种子层、第二钽层、第二氮化钽层和第一复合阻挡层的工艺为化学机械抛光工 艺。
12. 如权利要求1所述半导体结构的形成方法，其特征在于，所述介质层的材料为氧化 硅、氮化硅或氮氧化硅。
13. 如权利要求1所述半导体结构的形成方法，其特征在于，还包括：在衬底表面形成 器件，所述介质层位于所述器件表面，所述器件通过所述导电插塞电互联。
14. 一种采用如权利要求1至13所述任一项方法所形成的半导体结构，其特征在于， 包括：衬底；位于所述衬底表面的介质层，所述介质层内具有开口；位于所述开口的侧壁和 底部表面的第一复合阻挡层，所述第一复合阻挡层与介质层相对表面的表面材料不含氮元 素；位于所述第一复合阻挡层表面的第二氮化钽层；位于所述第二氮化钽层表面的第二钽 层；位于所述第二钽层表面的种子层；位于所述种子层表面且填充满所述开口的导电层。
【文档编号】H01L23/48GK104103573SQ201310113655
【公开日】2014年10月15日 申请日期:2013年4月2日 优先权日:2013年4月2日
【发明者】李广宁, 沈哲敏 申请人:中芯国际集成电路制造(上海)有限公司