一种闪存存储器的制造方法
【专利摘要】本发明提供一种闪存存储器的制造方法，与现有技术纯湿法刻蚀硬掩膜形成的预填充制备浮栅的沟槽相比较，本发明形在两次湿法刻蚀第一硬掩膜之间增加了对隔离结构的物理化学性刻蚀，在沟槽开口拐角处形成倒角，使本发明在保证足够大相邻浮栅间的间距、降低相邻浮栅之间干扰的前提下，降低沟槽的深宽比，在后续填充制备浮栅时避免产生空洞缺陷，有利于提高后续填充沟槽形成浮栅的致密性，不仅可提高闪存存储器的数据保存能力，还可以解决由空洞缺陷造成的后续制备隧穿氧化层的不完整性，以提高器件的可靠性；进一步，物理化学性刻蚀前的湿法刻蚀中保留部分第一硬掩膜，避免了物理化学性刻蚀时对有源区表面的损伤，保证了器件的功能与可靠性。
【专利说明】一种闪存存储器的制造方法
【技术领域】
[0001] 本发明属于半导体器件的制造领域，涉及一种闪存存储器的制造方法，该方法是 基于浮栅自对准工艺进行的。
【背景技术】
[0002] 闪存存储器（Flash Memory，简称闪存）是一种发展很快的非挥发性半导体存储 器，它是在EPROM和EEPR0M的制造技术基础上发展起来的一种可编程擦除、非易失性存储 元件，既具有半导体存储器读取速度快、存储容量大的优点，又克服了 DRAM和SRAM那样切 断电源便损失所存数据的缺陷，已成为业界研究的主流之一。闪存存储器自从1988年由英 特尔率先推出之后，已被应用在数以千计的产品之中，包括移动电话、笔记本电脑、掌上电 脑和U盘等移动设备、以及网络路由器和舱内录音机这样的工业产品中。研制低功耗、具有 高可靠性和能够快速存储的闪存存储器单元是闪存技术发展的重要推动力。
[0003] 典型的闪存存储器主要是由浮栅（Floating Gate)与控制栅（Control Gate)所构 成，控制栅设置于浮栅之上且二者之间以阻挡氧化层相隔，同时浮栅与衬底之间以隧穿氧 化层（Tunnel Oxide)相隔。
[0004] 目前市场上流行的闪存阵列主要以NOR (或非门）型阵列结构和NAND (与非门）型 阵列结构为主流，其中，N0R闪存存储器（NOR Flash)在存储格式和读写方式上都与常用的 内存相近，支持随机读写，具有较高的速度。
[0005] 不过，随着集成电路技术的发展，不断地提升产品内部元件集成度的同时，使得闪 存存储器单元的尺寸越来越小，各个存储单元间的距离也越来越短，造成相邻存储单元的 浮栅之间存在稱合干扰（coupling interference)现象。具体地，由于相邻存储单元之间 存在电场影响，未被操作的存储单元的阈值电压（threshold voltage，VTH)会受到与其相 邻的已被操作的存储单元的影响，则相邻存储单元的浮栅之间的干扰导致未被操作的存储 单元的阈值电压漂移（VTH shift)，引发存储单元的可靠性下降。
[0006] 降低这种相邻存储单元的浮栅之间的干扰的方法在于扩大相邻存储单元的浮栅 之间的距离。不过，在浮栅自对准工艺（Self-Aligned Poly, SAP)中，需要在存储单元的浮 栅宽度与相邻存储单元的浮栅间距之间进行权衡折中。由于现有的多晶硅填充能力存在局 限性，造成现有的填充工艺制备过窄的浮栅时容易产生空洞缺陷，这种空洞缺陷存在于浮 栅的内部或边缘处，如图1所示，在现有技术中，刻蚀沟槽时只采用纯湿法刻蚀硬掩膜，而 后续在填充制备多晶硅浮栅5时，在浮栅5中及多晶硅与隔离结构2边缘处形成有空洞缺 陷51。空洞缺陷的存在，引致浮栅的损耗和隧穿氧化层的不完整的情况发生，同时造成浮栅 数据保持的能力降低，引发闪存存储器的耐久性和可靠性方面的问题。
【发明内容】
[0007] 鉴于以上所述现有技术的缺点，本发明的目的在于提供一种闪存存储器的制作方 法，用于解决现有技术中降低相邻存储单元浮栅间的耦合干扰时引发填充制备浮栅产生空 洞缺陷的问题。
[0008] 为实现上述目的及其他相关目的，本发明提供一种闪存存储器的制造方法，所述 制作方法在形成隧穿氧化层及位于所述隧穿氧化层之上的浮栅之前至少包括：
[0009] 1)提供一半导体衬底，通过隔离结构将所述半导体衬底隔离出有源区，其中，所述 有源区上形成有包括第二硬掩膜及位于该第二硬掩膜之上的第一硬掩膜的双层硬掩膜，所 述双层硬掩膜的表面与隔离结构的表面位于同一平面；
[0010] 2)对所述第一硬掩膜进行湿法刻蚀，直至距所述隔离结构表面第一深度处，形成 暴露第一硬掩膜的沟槽；
[0011] 3)对所述隔离结构进行物理化学性刻蚀，以在位于沟槽开口处的隔离结构拐角处 形成倒角；
[0012] 4)继续湿法刻蚀去除剩余的第一硬掩膜，直至暴露出所述第二硬掩膜，而后去除 所述第二硬掩膜直至暴露出所述有源区。
[0013] 可选地，所述物理化学性刻蚀至少包括高密度等离子体刻蚀。
[0014] 可选地,第一深度与第一硬掩膜厚度的比值范围是0. 1~0. 9。
[0015] 可选地,第一深度与第一硬掩膜厚度的比值范围是0. 3~0. 6。
[0016] 可选地，所述倒角与水平方向的夹角为3(Γ90度。
[0017] 可选地，所述双层硬掩膜包括依次形成于有源区上的氧化硅及氮化硅，其中，氧化 硅为第二硬掩膜，氮化硅为第一硬掩膜。
[0018] 可选地，所述步骤2)和步骤4)中对所述第一硬掩膜进行湿法刻蚀时采用Η3Ρ0 4溶 液。
[0019] 可选地，所述步骤4)中去除所述第二硬掩膜时采用HF溶液进行湿法刻蚀。
[0020] 可选地，所述隔离结构为浅沟槽隔离或绝缘介质隔离。
[0021] 可选地，所述半导体衬底材料为硅、硅锗、绝缘层上硅、绝缘层上硅锗或绝缘层上 锗。
[0022] 如上所述，本发明的一种闪存存储器的制造方法，具有以下有益效果：与现有技术 简单的纯湿法刻蚀硬掩膜形成的预填充制备浮栅的沟槽相比较，本发明形成该沟槽时，分 两次湿法刻蚀去除所述第一硬掩膜，并在两次湿法刻蚀之间增加了对隔离结构的物理化学 性刻蚀，利用物理化学性刻蚀在该沟槽开口拐角（即隔离结构边缘）处形成倒角，使本发明 在保证足够大相邻浮栅间的间距、降低相邻浮栅之间干扰的前提下，降低了该沟槽的深宽 t匕，在后续填充制备浮栅时避免产生空洞缺陷，有利于提高后续填充该沟槽形成浮栅的致 密性，不仅可以提高闪存存储器的数据保存能力，还可以解决由于空洞缺陷造成的后续制 备隧穿氧化层的不完整性，从而提高器件的可靠性；进一步，物理化学性刻蚀前的湿法刻蚀 中保留部分第一硬掩膜，避免了物理化学性刻蚀时对位于所述第一硬掩膜之下的第二硬掩 膜及有源区表面的损伤，保证了器件的功能与可靠性。
【专利附图】
【附图说明】
[0023] 图1显示为现有技术制备浮栅时存在空洞缺陷情况的结构示意图。
[0024] 图2至图6显示为本发明的一种闪存存储器的制造方法在各步骤中的结构示意 图。
[0025] 元件标号说明
[0026] 1有源区
[0027] 2隔离结构
[0028] 31第一硬掩膜
[0029] 32第二硬掩膜
[0030] 4 沟槽
[0031] 41 倒角
[0032] 5 浮栅
[0033] 51空洞缺陷
[0034] dl第一深度
[0035] d0第一硬掩膜厚度
【具体实施方式】
[0036] 以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书 所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实 施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离 本发明的精神下进行各种修饰或改变。
[0037] 请参阅图2至图6。需要说明的是，本实施例中所提供的图示仅以示意方式说明 本发明的基本构想，遂图式中仅显示与本发明中有关的组件而非按照实际实施时的组件数 目、形状及尺寸绘制，其实际实施时各组件的型态、数量及比例可为一种随意的改变，且其 组件布局型态也可能更为复杂。
[0038] 降低相邻存储单元的浮栅之间的干扰的方法在于扩大相邻存储单元的浮栅之间 的距离。不过，在浮栅自对准工艺（Self-Aligned Poly，SAP)中，需要在存储单元的浮栅宽 度与相邻存储单元的浮栅间距之间进行权衡折中。由于现有的多晶硅填充能力存在局限 性，造成现有的填充工艺制备过窄的浮栅时容易产生空洞缺陷。空洞缺陷的存在，引致浮栅 的损耗和隧穿氧化层的不完整的情况发生，同时造成浮栅数据保持的能力降低，引发闪存 存储器单元的耐久性和可靠性方面的问题。
[0039] 有鉴于此，本发明提供了一种闪存存储器的制造方法，与现有技术简单的纯湿法 刻蚀硬掩膜形成的预填充制备浮栅的沟槽相比较，本发明形成该沟槽时，分两次湿法刻蚀 去除所述第一硬掩膜，并在两次湿法刻蚀之间增加了对隔离结构的物理化学性刻蚀，利用 物理化学性刻蚀在该沟槽开口拐角（即隔离结构边缘）处形成倒角，使本发明在保证足够大 相邻浮栅间的间距、降低相邻浮栅之间干扰的前提下，降低了该沟槽的深宽比，在后续填充 制备浮栅时避免产生空洞缺陷，有利于提高后续填充该沟槽形成浮栅的致密性，不仅可以 提高闪存存储器的数据保存能力，还可以解决由于空洞缺陷造成的后续制备隧穿氧化层的 不完整性，从而提高器件的可靠性；进一步，物理化学性刻蚀前的湿法刻蚀中保留部分第一 硬掩膜，避免了物理化学性刻蚀时对位于所述第一硬掩膜之下的第二硬掩膜及有源区表面 的损伤，保证了器件的功能与可靠性。以下将详细阐述本发明的一种闪存存储器的制作方 法的实施方式，使本领域技术人员不需要创造性劳动即可理解本发明的一种闪存存储器的 制作方法。
[0040] 如图2至图6所示，本发明提供一种闪存存储器的制造方法，所述制作方法在形成 隧穿氧化层及位于所述隧穿氧化层之上的浮栅之前至少包括：
[0041] 首先执行步骤1)，如图2所示，提供一半导体衬底，通过隔离结构2将所述半导体 衬底隔离出有源区1，其中，所述有源区1上形成有包括第二硬掩膜32及位于该第二硬掩 膜32之上的第一硬掩膜31的双层硬掩膜，所述双层硬掩膜的表面与隔离结构的表面位于 同一平面；所述半导体衬底的材料为娃、娃锗、绝缘层上娃（silicon oninsulator，SOI)、 绝缘层上娃错（silicon germanium on insulator，SG0I)或绝缘层上错（germanium on insulator，G0I)，在本实施例中，所述半导体衬底的为硅材料；所述双层硬掩膜包括依次形 成于有源区1上的氧化硅及氮化硅，其中，氧化硅为第二硬掩膜32,氮化硅为第一硬掩膜 31 ;所述隔离结构2为浅沟槽隔离或绝缘介质隔离，在本实施例中，所述隔离结构2为浅沟 槽隔离，其材料至少包括氧化硅。
[0042] 需要指出的是，制备浅沟槽隔离2的具体步骤为：在形成有所述双层硬掩膜的半 导体衬底上刻蚀平行排列的隔离槽，而后对所述隔离槽通过氧化物填充以及平坦化处理以 形成浅沟槽隔离，其中，所述浅沟槽隔离表面与所述半导体衬底上的双层硬掩膜表面在同 一平面上。接着执行步骤2)。
[0043] 在步骤2)中，如图3所示，对所述第一硬掩膜31进行湿法刻蚀，直至距所述隔离 结构2表面第一深度dl处，形成暴露第一硬掩膜31的沟槽4。其中，对所述第一硬掩膜 31进行湿法刻蚀时采用Η 3Ρ04溶液；所述第一深度dl与第一硬掩膜厚度d0的比值范围是 0. 1~〇. 9,优选的，第一深度dl与第一硬掩膜厚度d0的比值范围是0. 3~0. 6,在本实施例中， dl :d0=0.4。
[0044] 需要说明的是，本发明步骤2)中第一次采用湿法刻蚀第一硬掩膜31形成沟槽4 时仍暴露第一硬掩膜31的目的：为了避免后续物理化学性刻蚀隔离结构2时对第二硬掩膜 32及有源区1表面的损伤，保证了器件的功能与可靠性。
[0045] 需要特别说明的是，为了避免浮栅之间的干扰需要增加相邻闪存存储器存储单元 的浮栅间的间距，亦即增加所述隔离结构2的宽度，则需要减小预填充制备浮栅的沟槽的 宽度，当采用现有技术简单的纯湿法刻蚀硬掩膜形成该沟槽时，由于现有的多晶硅填充能 力存在局限性，使用现有的填充工艺填充过窄的沟槽制备浮栅时容易产生空洞缺陷，因此 在增大相邻浮栅间的间距、降低相邻浮栅之间干扰的前提下，现有技术增加了填充浮栅时 避免产生空洞缺陷的难度。因此，本发明对第一硬掩膜31进行两次湿法刻蚀中间，增加了 对沟槽开口处的隔离结构2进行物理化学性刻蚀的步骤，进而在保证足够大的相邻浮栅间 的间距（隔离结构2的宽度）以降低相邻浮栅之间干扰前提下，改善后续填充该沟槽4形成 浮栅的致密性。详见步骤3)。
[0046] 在步骤3)中，如图4所示，对所述隔离结构2进行物理化学性刻蚀，以在位于沟槽 4开口处的隔离结构2拐角处形成倒角41。其中，所述倒角41与水平方向的夹角为3(Γ90 度，在本实施例中，所述倒角41与水平方向夹角优选45飞0度；所述物理化学性刻蚀至少包 括高密度等离子体刻蚀（High Density Plasma，HDP)，在本实施例中，采用高浓度等离子体 刻蚀对所述隔离结构2进行溅射刻蚀以形成倒角41。
[0047] 需要说明的是，步骤3)中，利用物理化学性刻蚀对隔离结构2进行刻蚀，相对于平 坦处而言，此种物理化学性刻蚀在拐角处刻蚀能力较增强，因此在沟槽4开口拐角处比表 面平坦处更容易被刻蚀，从而在所述沟槽4开口拐角处（即隔离结构2边缘处)形成倒角41， 一方面，增加了该沟槽4的开口宽度，另一方面，避免了隔离结构2高度的大幅降低，保证后 续形成浮栅的高度几乎不受影响，进而降低了该沟槽4的深宽比，从而，在后续填充该沟槽 4制备浮栅时避免产生空洞缺陷，有利于提高后续填充该沟槽形成浮栅的致密性，不仅可以 提高闪存存储器的数据保存能力，还可以解决由于空洞缺陷造成的后续制备隧穿氧化层的 不完整性，从而提高器件的可靠性；进一步，由于后续填充该沟槽4形成浮栅时还需要进行 平坦化处理，因此该沟槽4的开口处倒角41被去除，从而未实际增加形成浮栅的宽度，保证 了足够大的相邻浮栅间的间距以降低相邻浮栅之间干扰。
[0048] 需要进一步说明的是，对所述隔离结构2采用物理化学性刻蚀之前，沟槽4中仍暴 露第一硬掩膜31表示仍保留部分第一硬掩膜31覆盖于所述第二硬掩膜32上，其目的在 于：为了避免物理化学性刻蚀隔离结构2时对第二硬掩膜及有源区表面的损伤，进而保证 了器件的功能与可靠性。接着执行步骤4)。
[0049] 在步骤4)中，如图5所示，继续湿法刻蚀去除剩余的第一硬掩膜31，直至暴露出所 述第二硬掩膜32 ;而后，如图6所示，去除所述第二硬掩膜32直至暴露出所述有源区1，其 中，对所述第一硬掩膜31 (氮化硅）进行湿法刻蚀时采用Η3Ρ04溶液，去除所述第二硬掩膜 32 (氧化硅）时采用HF溶液进行湿法刻蚀。
[0050] 需要说明的是，在形成暴露有源区1表面的沟槽4后，本领域技术人员可进行隧穿 氧化层、浮栅的填充及相应的平坦化处理，而后实施位于浮栅上的介质层和控制栅的制备， 此处不再一一赘述。
[0051] 综上所述，本发明的一种闪存存储器的制造方法，与现有技术简单的纯湿法刻蚀 硬掩膜形成的预填充制备浮栅的沟槽相比较，本发明形成该沟槽时，分两次湿法刻蚀去除 所述第一硬掩膜，并在两次湿法刻蚀之间增加了对隔离结构的物理化学性刻蚀，利用物理 化学性刻蚀在该沟槽开口拐角（即隔离结构边缘）处形成倒角，使本发明在保证足够大相邻 浮栅间的间距、降低相邻浮栅之间干扰的前提下，降低了该沟槽的深宽比，在后续填充制备 浮栅时避免产生空洞缺陷，有利于提高后续填充该沟槽形成浮栅的致密性，不仅可以提高 闪存存储器的数据保存能力，还可以解决由于空洞缺陷造成的后续制备隧穿氧化层的不完 整性，从而提高器件的可靠性；进一步，物理化学性刻蚀前的湿法刻蚀中保留部分第一硬掩 膜，避免了物理化学性刻蚀时对位于所述第一硬掩膜之下的第二硬掩膜及有源区表面的损 伤，保证了器件的功能与可靠性。所以，本发明有效克服了现有技术中的种种缺点而具高度 产业利用价值。
[0052] 上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟 悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因 此，举凡所属【技术领域】中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完 成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。
【权利要求】
1. 一种闪存存储器的制造方法，其特征在于，所述制作方法在形成隧穿氧化层及位于 所述隧穿氧化层之上的浮栅之前至少包括： 1) 提供一半导体衬底，通过隔离结构将所述半导体衬底隔离出有源区，其中，所述有源 区上形成有包括第二硬掩膜及位于该第二硬掩膜之上的第一硬掩膜的双层硬掩膜，所述双 层硬掩膜的表面与隔离结构的表面位于同一平面； 2) 对所述第一硬掩膜进行湿法刻蚀，直至距所述隔离结构表面第一深度处，形成暴露 第一硬掩膜的沟槽； 3) 对所述隔离结构进行物理化学性刻蚀，以在位于沟槽开口处的隔离结构拐角处形成 倒角； 4) 继续湿法刻蚀去除剩余的第一硬掩膜，直至暴露出所述第二硬掩膜，而后去除所述 第二硬掩膜直至暴露出所述有源区。
2. 根据权利要求1所述的闪存存储器的制造方法，其特征在于：所述物理化学性刻蚀 至少包括高密度等离子体刻蚀。
3. 根据权利要求1所述的闪存存储器的制造方法，其特征在于：第一深度与第一硬掩 膜厚度的比值范围是〇. 1~0.9。
4. 根据权利要求1或3所述的闪存存储器的制造方法，其特征在于：第一深度与第一 硬掩膜厚度的比值范围是〇. 3~0. 6。
5. 根据权利要求1所述的闪存存储器的制造方法，其特征在于：所述倒角与水平方向 的夹角为30?90度。
6. 根据权利要求1所述的闪存存储器的制造方法，其特征在于：所述双层硬掩膜包括 依次形成于有源区上的氧化硅及氮化硅，其中，氧化硅为第二硬掩膜，氮化硅为第一硬掩 膜。
7. 根据权利要求6所述的闪存存储器的制造方法，其特征在于：所述步骤2)和步骤4) 中对所述第一硬掩膜进行湿法刻蚀时采用Η 3Ρ04溶液。
8. 根据权利要求6所述的闪存存储器的制造方法，其特征在于：所述步骤4)中去除所 述第二硬掩膜时采用HF溶液进行湿法刻蚀。
9. 根据权利要求1所述的闪存存储器的制造方法，其特征在于：所述隔离结构为浅沟 槽隔离或绝缘介质隔离。
10. 根据权利要求1所述的闪存存储器的制造方法，其特征在于：所述半导体衬底材料 为娃、娃锗、绝缘层上娃、绝缘层上娃锗或绝缘层上锗。
【文档编号】H01L21/8247GK104103593SQ201310113420
【公开日】2014年10月15日 申请日期:2013年4月2日 优先权日:2013年4月2日
【发明者】王成诚, 李绍彬, 杨芸, 仇圣棻 申请人:中芯国际集成电路制造(上海)有限公司