应力控制的hemt的制作方法
【专利摘要】本发明涉及应力控制的HEMT。一种晶体管器件，包括异质结构主体，该异质结构主体具有源极、与源极间隔开的漏极以及源极和漏极之间的二维电荷载流子气体通道。该晶体管器件进一步包括在该异质结构主体上的压电栅极。该压电栅极可操作成通过响应于被施加至该压电栅极的电压而增加或减少施加至异质结构主体的力，来控制该压电栅极下方的通道。
【专利说明】应力控制的HEMT
【技术领域】
[0001]本申请涉及高电子迁移率晶体管(HEMT)，并且更具体涉及应力控制HEMT。
【背景技术】
[0002]基于氮化镓(GaN)的高电子迁移率晶体管(HEMT)被用于功率和无线电频率应用。HEMT具有二维电子气(2DEG)，该二维电子气在与电子具有非常高的迁移率的AIGaN势垒的界面附近的GaN层中形成。2DEG因为两个基本原理而形成，这两个基本原理是:(1)由于GaN层的自发极化弓I起的电荷，和(2 )由于GaN和AIGaN层的晶格失配弓I起的压电极化。AIGaN层的Al含量和厚度确定了压电极化的程度。
[0003]因为2DEG的自动形成，所以HEMT典型地为常开器件。然而，功率器件通常被实现为常关器件。为了被常关，HEMT的2DEG必须在器件的源极和漏极之间被中断。实现常关的HEMT的一种方式是将栅极凹进至AIGaN势垒层中，将2DEG压制(extinguish)在凹进区域的下方。尽管这种结构产生了常关结构，但是凹进过程必须被精确地控制，例如以大约只有I nm来控制。另外，阈值电压中的较大的散布由于栅极下方的AIGaN层的可变厚度而产生。此外，该栅极必须从AIGaN材料隔离，从而避免能够由降低的栅极肖特基(Schottky)势垒产生的较大的栅极泄漏。凹进的栅极结构也产生相对低的阈值电压，这是对于功率应用而言所不期望的。
[0004]实现常关HEMT的另一种方式是由p掺杂GaN材料形成栅极。具有p掺杂GaN栅极的常关HEMT典型地具有大约1.5V的阈值电压，但是AIGaN势垒必须是薄的并且具有较低的Al含量，这由于2DEG中减少的载流子密度而负面影响通导电阻。因为与实现p掺杂GaN中高掺杂密度相关联的困难和与经由p型半导体材料来有效耗尽2DEG通道相关联的限制(甚至假设理论上高度掺杂的P型层)，产生了这些限制。具有P掺杂GaN栅极的常关HEMT的其他缺点包括降低的跨导(transconductance)和有限的栅极电压,这是因为p掺杂栅极形成Pn结，其以大约5至6V的相对低的正栅极电压开始导通。
[0005]也能够通过将氟植入2DEG通道区域中来实现常关HEMT。这种结构具有大约IV的阈值电压，但是用这个方法存在未解决的工艺问题，诸如所植入种类的稳定性、温度相关性和老化。其他方法可以被用于制造常关HEMT。在所有情况下，电场被用于控制2DEG通道。
【发明内容】
[0006]根据晶体管器件的一个实施例，该晶体管器件包括异质结构主体，该异质结构主体包括源极、与源极间隔开的漏极以及在源极和漏极之间的二维电荷载流子气体通道。该晶体管器件进一步包括在异质结构主体上的压电栅极。该压电栅极可操作成通过响应于被施加至压电栅极的电压而增加或减少施加至异质结构主体的力，来控制压电栅极下方的通道。该晶体管器件可以是常开或者常关的。
[0007]根据半导体器件的实施例，该半导体器件包括异质结构主体、该异质结构主体中的第一掺杂区域、该异质结构主体中与第一掺杂区域间隔开的第二掺杂区域、以及第一和第二掺杂区域之间的异质结构主体中的二维电荷载流子气体通道。该半导体器件进一步包括用于控制该通道的栅极结构。该栅极结构包括压电材料和与该压电材料接触的电导体。
[0008]根据制造半导体器件的方法的实施例，该方法包括:提供异质结构主体，该异质结构主体具有第一掺杂区域、与第一掺杂区域间隔开的第二掺杂区域以及第一和第二掺杂区域之间的二维电荷载流子气体通道；以及在异质结构主体上形成用于控制该通道的栅极结构，该栅极结构包括压电材料和与该压电材料接触的电导体。
[0009]本领域技术人员在阅读下列详细描述时和查看附图时将认识到额外特征和优点。【专利附图】
【附图说明】
[0010]图中的部件不必按比例，而是将重点放在说明本发明的原理上。此外，在图中，同样的参考数字标明对应的部分。在附图中:
图1-4说明了在不同的常开和常关配置下的应力控制的异质结构半导体器件的实施例的横截面视图。
[0011]图5说明了应力控制的异质结构半导体器件的另一个实施例的横截面视图。
[0012]图6说明了应力控制的异质结构半导体器件的又一个实施例的横截面视图。
[0013]图7说明了应力控制的异质结构半导体器件的再一个实施例的横截面视图。
【具体实施方式】
[0014]本文中所述的实施例涉及异质结构场效应晶体管(HFET)。术语HFET也通常被称为HEMT (高电子迁移率晶体管)、MODFET (调制掺杂FET)或者MESFET (金属半导体场效应晶体管)。本文中可互换使用术语异质结构半导体器件、晶体管器件、HFET、HEMT、MESFET和MODFET来涉及场效应晶体管，该场效应晶体管结合了两个材料之间具有不同带隙的结(即异质结),该结形成器件通道。例如，GaN可以与AIGaN组合、GaN可以与InGaN组合,等等。而且，晶体管可以具有AllnN/AIN/GaN势垒/间隔物/缓冲层结构。另外的其他II1-V族组合是可能的。
[0015]通常，异质结构半导体器件的通道在器件的栅极区域下方由应力所控制，而不是由电场所控制。为此，由起到该器件的栅极作用的压电材料对异质结构半导体器件给予力。这个力抵消或者增加异质结构主体中的控制通道的内在应力。因为异质结构主体的不同材料之间的晶格失配，异质结构主体中的内在应力是存在的。
[0016]例如为了实现常关器件，当跨栅极没有施加电压时，压电栅极抵消内在的晶格失配应力。这转而中断(耗尽)压电栅极下方的通道。当将电压施加至栅极以接通该器件时，压电栅极支持或者增加内在应力。能够以相反的方式实现常开器件，该相反方式即当跨栅极没有施加电压时，压电栅极对异质结构主体没有给予力或给予最低限度的力，并且当将电压施加至栅极时，压电栅极抵消或增加内在应力。在所有情况下，即使将控制电压施加至栅极，压电栅极下方的传导通道区域也不是由电场所控制的。相反，通过经由由压电栅极所生成的力在异质结构主体中引起应力来控制该通道。
[0017]图1说明了 HFET的实施例的横截面视图，其包括被置于衬底102上的异质结构主体100。该异质结构主体100包括该器件的源极106和漏极108之间的二维电荷载流子气体104。源极106和漏极108能够通过掺杂异质结构主体100或者任何其他适当的常规技术来形成。
[0018]在一个实施例中，HFET是基于GaN的HEMT，并且异质结构主体100包括成核层110、成核层106上的多个跃迁层112、跃迁层112上的GaN缓冲层114、和GaN缓冲层114上的GaN合金势垒层116。该势垒层116可以包括任何适当的GaN合金，诸如AIGaN、InAIN,AIN、InAIGaN等等。HFET的源极106贯穿GaN合金势垒层116，延伸到GaN缓冲层114中。HFET的漏极108与源极106间隔开，并且也贯穿GaN合金势垒层116，延伸到GaN缓冲层114中。在这个实施例中，该衬底102是硅衬底。在其他实施例中，使用不同的衬底102，诸如蓝宝石(sapphire)或者SiC衬底。成核层106和跃迁层112可以具有不同结构,或甚至根据所使用的衬底102的类型而被忽略。
[0019]通常利用GaN技术，基于GaN的异质结构能够沿着c方向(即，Ga面)生长或者沿着N面生长,例如对于GaN / AIGaN异质结构而言。基于GaN的器件的面类型确定了二维电荷载流子气体的位置，并且铝(Al)的百分比确定了 AIGaN / GaN HEMT中的电荷密度。在GaN合金势垒层116中的Al的浓度与在势垒/缓冲界面处的片电荷密度之间存在直接的关系，因为AIGaN及其他GaN合金具有与GaN不同的晶格常数，并且当在GaN上生长GaN合金时产生了平面内双轴应力。GaN合金势垒层116中的双轴应力由图1中所示的分解图中具有端箭头的水平线所表示，该分解图示出了在GaN合金势垒层116和GaN缓冲层114之间的界面处的区域中的晶格。GaN缓冲层114能够被认为是无应变的，因为缓冲层114比势垒层116显著更厚。GaN及其化合物具有高压电属性，其导致在每厘米兆伏范围中的可测量电场。这些高电场影响传导率，允许电子(或者空穴)运送，而不使用掺杂剂。
[0020]这些极化电荷的存在和应变效应导致了 二维电荷载流子气体通道104，该通道104形成以非常高的载流子密度及载流子迁移率为特征的电子或者空穴反型层。能够在GaN缓冲层114和GaN合金势垒层116之间提供例如1_2 nm的薄AIN层，从而使合金散射最小化并且增强2DEG迁移率。也能够使用产生二维电子或者空穴气体的其他化合物半导体技术。在所有情况下，极化电荷被用于形成HFET的二维电荷载流子气体通道104。如本领域中众所周知的，也能够使用II1-V族半导体材料的其他组合来实现缓冲层114中的2DEG或者2DHG (二维空穴气体)通道104。例如，也能够使用HEMT结构，其中只由于自发极化而引起通道。对于这些器件而言，在GaN和顶层之间不存在失配。这是使用InAIN代替AIGaN时的情况。而且，如图1中所示，源极106和漏极108可以在异质结构主体100的同一表面处进行接触。替换地，源极106和/或漏极108能够通过对应的导电通孔(conductive via)(未示出)在该结构的后侧处进行电接触，该导电通孔从源极106和/或漏极108延伸至后侦牝例如该通孔可以被金属化和/或可以是诸如n+ S1、n+ SiC或者天然GaN衬底的高度掺杂衬底102。
[0021]源极106和漏极108两者都横向接触二维电荷载流子气体通道104。HFET可以是常开的，意味着HFET以耗尽模式进行操作，或者是常关的，意味着HFET以增强模式进行操作。在任一情况下，在异质结构主体100上形成表面钝化层118。在一个实施例中，表面钝化层 118 包括 Si3N4' Al2O3' SiO2、HfO2、或者 ZrO2。
[0022]还在异质结构主体100上形成压电栅极120，用于控制栅极120下方的通道104。压电栅极120通过响应于被施加至栅极120的电压(V)而增加或减少施加至异质结构主体100的力，来控制该通道104。由压电栅极120所生成的力在GaN合金势垒层116中给予应力，抵消或增加势垒层116中的内在晶格失配应力。为了实现这种结构，使用能够被沉积为薄层的压电材料。例如，能够沉积薄膜氧化锌或者诸如Pb (Zr，Ti) O3的薄膜压电三元化合物，从而形成压电栅极120。在一个实施例中，GaN合金势垒层116是具有至少10 nm的压电栅极120下的厚度(Tbarrier)的AIGaN层，并且压电栅极120具有100 nm或者更少的厚度(Tgate)。在其他实施例中，例如，如果如图7中所示GaN合金势垒层116被凹进于压电栅极120之下，那么GaN合金势垒层116可以是更薄的。在其他实施例中，压电栅极120可以厚于100 nm。通常，可以选择GaN合金势垒层116和压电栅极120的厚度，从而帮助设定该器件的阈值电压。
[0023]图1示出没有施加的电压(O V)的压电栅极120和在栅极120下方不间断的通道104。根据这个实施例，HFET是常开的。HFET是常开的，因为在不存在被施加至栅极120的电压的情况下，压电栅极120对底层钝化层118施加很少力或不施加力，并且因而通道104保持在栅极120下方不间断。当如图2中所示将电压(+/- V)施加至压电栅极120时，该栅极120作为响应生成被施加至钝化层118的压缩力或拉力。该力由图2中向内朝向的箭头所指示。该力的方向取决于压电栅极120的取向。例如，该力能够根据栅极120的取向平行于或者垂直于被施加至栅极120的电场而运行。
[0024]钝化层118是足够薄的，从而将足够的力转移至底层GaN合金势垒层118，抵消或者增加势垒层118中的内在应力。尤其是，GaN合金势垒层118中的晶体偶极子响应于施加的力而横向移动。对于压缩力，该晶体偶极子向着彼此横向移动。该晶体偶极子在拉力下远离彼此横向移动。在任一情况下，通道104中的载流子密度都由力引起的应力所影响。跨压电栅极120的充分大的电压的施加导致了通过钝化层118被转移至GaN合金势垒层116的足够高的力，使得该得到的应力完全耗尽(中断)栅极120下方的通道104，如由图2中表示通道104的虚线中的断开所表示的。
[0025]图3示出图1的HFET的横截面视图，然而，在不存在被施加至栅极120的电压(OV)的情况下，该压电栅极120抵消GaN合金层116中的内在应力，以便中断栅极120下方的通道104。也就是说，压电栅极120的取向是这样的，使得栅极120对底层GaN合金势垒层116给予力，而没有被施加至栅极120的电场。该力由图3中向内朝向的箭头所指示。根据这个实施例，HFET是常关的。如图4中所示，能够通过将适当电压(+/- V)施加至压电栅极120来重建通道104，使压电栅极120通过钝化层118来改变被施加至GaN合金势垒层116的力的量，使得通道104中的载流子密度增加，并且通道104在栅极120下方重建。
[0026]通常，在不存在被应用至栅极120的电压的情况下，在异质结构主体100上形成压电栅极120，具有异抵消(常关)或者支持(常开)GaN合金势垒层116中的内在应力的取向。当将电压施加至压电栅极120时，该栅极120生成增加或者减少的力，当将该力施加至异质结构主体100时，该力补充或者抵消GaN合金势垒层116中的内在应力。这样，能够使得HFET常开或者常关，并且能够经由由压电栅极生成的力所给予的应力来控制该通道104。在这些实施例的每个中，将该器件的阈值电压从电学参数去耦，并且相反，该器件的阈值电压由压电栅极材料的属性和栅极120下方的层和HEMT结构的厚度所控制。
[0027]此外，如图1-4中所示，薄的钝化层118能够被介入压电栅极120和异质结构主体100之间。如上面所解释的，2DEG或者2DHG通道104通过自发和压电极化效应所形成。由于极化偶极子不足以单独生成高密度2DEG/2DHG，所以可能需要应该仅由压电极化所引起的GaN合金势垒层116的表面上的正的片电荷。然而，能够在该表面处存在额外电荷，这些电荷来源于在器件的表面处的电离态。因此，提供异质结构主体100和压电栅极120之间的钝化层118能够避免这种状态的形成，这种状态将会另外引起电荷俘获和去俘获(de-trapping)效应并且引起该器件特性的变换。此外，不需要跨栅极介电体施加控制电压(V)，导致了垂直电场来控制该通道104，这对栅极介电体的最小和最大可能厚度具有因果关系。相反，跨压电栅极120施加该控制电压，根据图1-4中所示的实施例，该压电栅极120被置于钝化层118的顶部上。
[0028]进一步根据图1-4中所示的实施例，该压电栅极材料在两个横向侧面上电接触。栅极120的一侧与源极106通过第一电导体122电连接。在相对侧处，由栅电极124进行对压电栅极120的接触。这样，根据这些实施例，能够相对于源极电势来控制栅极120。
[0029]图5说明了 HFET的实施例横截面视图，其类似于图1中所示的实施例，然而只在背朝异质结构主体100的压电栅极120的顶侧上形成栅电极124。因此，只将用于改变压电栅极120的状态的栅极电压(V)施加至栅极120的顶侧上，而不是如图1-4中所示的横向侧面。在所有情况下，电场跨压电栅极120垂直或者水平建立，这使得栅极120横向膨胀或收缩。如本文中先前所述，得到的压缩力或拉力通过中间钝化层118被施加至底层异质结构主体100。
[0030]图6说明了 HFET的另一个实施例的横截面视图，其类似于图1中所示的实施例，然而压电栅极120与异质结构主体100直接接触。根据这个实施例，与GaN合金势垒层116直接接触来沉积薄膜压电材料，从而形成压电栅极120。这样，更接近于2DEG / 2DHG通道104形成压电栅极120，并且增强了由通道104上的压电栅极120所施加的力的效果。
[0031]图7说明了 HFET的又一个实施例的横截面视图，其类似于图1中所示的实施例，然而压电栅极120被置于异质结构主体100中的凹进处126中。能够通过蚀刻至GaN合金势垒层116中来形成该凹进处126。然后，在凹进处126中沉积压电材料，从而形成栅极120，并且在压电材料上沉积导电材料，从而形成栅电极124。不必需要以如常规凹进方法中的高精确度来控制该凹进处126，因为晶体管阈值电压没有被凹进处深度所精确控制。相反，凹进处126的深度仅仅通过将栅极120更接近通道104进行放置来增强压电栅极120的效果。
[0032]图5-7中所示的HFET被说明为如由表示通道104的虚线中的断开所指示的常关，但是相反能够通过在异质结构主体100上形成压电栅极120，该HFET是常开的，该异质结构主体100具有的取向是这样的，使得栅极120对底层GaN合金势垒层116给予力，当如本文中先前所述的没有电压被施加至栅极120时，该力抵消势垒层116中的内在应力。
[0033]为了易于解释一个元件相对于第二个元件的放置的描述，使用诸如“下方”、“以下”、“下部”、“上方”、“上部”等等的空间相对性术语。这些术语意图涵盖除了与图中所描绘的那些不同的取向以外的该器件的不同取向。进一步地，例如“第一”、“第二”等等的术语也被用于描述各种元件、区域、区段等等，并且也不意图是限制性的。遍及该描述，同样的术语涉及同样的元件。
[0034]如这里所使用的，术语“具有”、“含有”、“包括”、“包含”等等是开放性术语，其指示所陈述的元件或特征的存在，但不排除额外的元件或特征。冠词“一个(a，an)”和“该(the)”意图包括复数以及单数，除非上下文清楚地另有指示。[0035]在考虑以上的变化和应用的范围的情况下，应该理解，本发明不由前述描述所限制，也不由附图所限制。而是，本发明仅由下列权利要求及其法定等价方式所限制。
【权利要求】
1.一种晶体管器件，包括: 异质结构主体，其包括源极、与所述源极间隔开的漏极以及所述源极和所述漏极之间的二维电荷载流子气体通道；以及 压电栅极，其在所述异质结构主体上，并且可操作成通过响应于被施加至所述压电栅极的电压而增加或减少施加至所述异质结构主体的力，来控制所述压电栅极下方的所述通道。
2.如权利要求1所述的晶体管器件，进一步包括被介入所述异质结构主体和所述压电栅极之间的钝化层。
3.如权利要求1所述的晶体管器件，进一步包括: 第一电导体，其将所述源极连接至所述压电栅极的第一侧；以及第二电导体，其与所述第一电导体分离，并且与所述压电栅极的不同于所述第一侧的第二侧接触。
4.如权利要求1所述的晶体管器件，进一步包括在所述压电栅极的背朝所述异质结构主体的侧面上的电极。
5.如权利要求1所述的晶体管器件，其中所述异质结构主体包括GaN层上的GaN合金层，并且其中所述二维电荷载流子气体通道是在所述GaN合金层和所述GaN层之间的界面附近的二维电子通道。
6.如权利要求5所述的晶体管器件，其中所述GaN合金层是具有至少10nm的厚度的AIGaN层，并且其中所述压电栅极是100 nm或者更薄。`
7.如权利要求5所述的晶体管器件，其中，所述GaN合金层具有由所述GaN合金层和所述GaN层之间的晶格失配所引起的内在应力，并且其中，所述压电栅极可操作成抵消所述GaN合金层中的内在应力，使得所述通道在所述压电栅极下方被中断，并且在不存在被施加至所述压电栅极的电压的情况下，所述晶体管器件是常关的。
8.如权利要求5所述的晶体管器件，其中，所述GaN合金层具有由所述GaN合金层和所述GaN层之间的晶格失配所引起的内在应力，并且其中，所述压电栅极可操作成响应于被施加至所述压电栅极的电压来抵消或增加所述GaN合金层中的内在应力。
9.如权利要求1所述的晶体管器件，其中所述压电栅极包括氧化锌或者压电三元化合物。
10.如权利要求1所述的晶体管器件，其中所述压电栅极与所述异质结构主体直接接触。
11.如权利要求1所述的晶体管器件，其中所述压电栅极被置于所述异质结构主体中的凹进处中。
12.—种半导体器件，包括: 异质结构主体； 第一掺杂区域，其在所述异质结构主体中； 第二掺杂区域，其在所述异质结构主体中与所述第一掺杂区域间隔开； 二维电荷载流子气体通道，其在所述异质结构主体中处于所述第一和第二掺杂区域之间；以及 栅极结构，其用于控制所述通道，所述栅极结构包括压电材料和与所述压电材料接触的电导体。
13.如权利要求12所述的半导体器件，进一步包括钝化层，其被介入所述异质结构主体和所述压电材料之间。
14.如权利要求12所述的半导体器件，其中所述压电栅极包含氧化锌或者压电三元化合物。
15.如权利要求12所述的半导体器件，其中所述压电栅极与所述异质结构主体直接接触。
16.如权利要求12所述的半导体器件，其中所述压电栅极被置于所述异质结构主体中的凹进处中。
17.如权利要求12所述的半导体器件，其中，所述异质结构主体具有由所述异质结构主体的不同层之间的晶格失配所引起的内在应力，并且其中，所述压电栅极可操作成响应于被施加至所述压电栅极的电压来抵消或增加所述异质结构主体中的内在应力。
18.—种制造半导体器件的方法，所述方法包括: 提供异质结构主体，其具有第一掺杂区域、与所述第一掺杂区域间隔开的第二掺杂区域以及在所述第一和第二掺杂区域之间的二维电荷载流子气体通道；以及 在所述异质结构主体上形成栅极结构，用于控制所述通道，所述栅极结构包括压电材料和与所述压电材料接触的电导体。
19.如权利要求18所述的方法，进一步包括，在形成所述栅极结构之前在所述异质结构主体上形成钝化层，以便在形成所述栅极结构之后，将所述钝化层介入所述异质结构主体和所述压电材料之间。`
20.如权利要求18所述的方法，其中在所述异质结构主体上形成所述栅极结构包括: 在所述异质结构主体上沉积氧化锌或者压电三元化合物；以及 在所述氧化锌或者所述压电三元化合物上沉积导电材料。
21.如权利要求18所述的方法，其中在所述异质结构主体上形成所述栅极结构包括: 在所述异质结构主体中形成凹进处； 在所述凹进处中沉积所述压电材料；以及 在所述压电材料上沉积导电材料。
22.如权利要求18所述的方法，其中，所述异质结构主体具有由所述异质结构主体的不同层之间的晶格失配所引起的内在应力，并且其中，在所述异质结构主体上形成所述压电材料，其具有抵消所述异质结构主体中的内在应力，以便在不存在被施加至所述压电栅极的电压的情况下，所述通道在所述压电栅极下方被中断的取向。
23.如权利要求18所述的方法，其中，所述异质结构主体具有由所述异质结构主体的不同层之间的晶格失配所引起的内在应力，并且其中，在所述异质结构主体上形成所述压电材料，其具有响应于将电压施加至所述压电栅极来抵消或者增加所述异质结构主体中的所述内在应力的取向。
【文档编号】H01L29/423GK103531624SQ201310276434
【公开日】2014年1月22日 申请日期:2013年7月3日 优先权日:2012年7月3日
【发明者】G.库拉托拉, R.斯伊米恩伊 申请人:英飞凌科技奥地利有限公司