Ldmos器件及其形成方法
【专利摘要】一种LDMOS器件及其形成方法，其中所述LDMOS器件，包括：P型衬底，所述P型衬底中具有N型掩埋隔离区；位于P型衬底上的P型外延层，所述P型外延层包括第一区域和第二区域，第一区域位于N型掩埋隔离区上方，第二区域环绕所述第一区域；位于P型外延层的第二区域中的环形沟槽，环形沟槽环绕P型外延层的第一区域，且所述环形沟槽底部暴露出N型掩埋隔离区表面；位于环形沟槽的两侧侧壁表面的隔离层；位于隔离层之间的环形沟槽内的环形导电插塞，环形导电插塞的底部与N型掩埋隔离区相接触；位于P型外延层的第一区域中的LDMOS晶体管。本发明的LDMOS器件隔离效果好，器件尺寸较小。
【专利说明】LDMOS器件及其形成方法
【技术领域】
[0001]本发明涉及半导体制作领域，特别涉及一种LDMOS器件及其形成方法。
【背景技术】
[0002]功率场效应管主要包括垂直双扩散场效应管VDMOS (Vertical Double-DiffusedMOSFET)和横向双扩散场效应管LDMOS (Lateral Double-Diffused M0SFET)两种类型。其中，相较于垂直双扩散场效应管VDM0S，横向双扩散场效应管LDMOS具有诸多优点，例如，后者具有更好的热稳定性和频率稳定性、更高的增益和耐久性、更低的反馈电容和热阻，以及恒定的输入阻抗和更简单的偏流电路。
[0003]现有技术中，一种常规的N型LDMOS晶体管结构如图1所示，包括:半导体衬底(图中未示出)，位于半导体衬底中的P阱100 ;位于P阱100内的N型漂移区101 ;位于N型漂移区101中的浅沟槽隔离结构104，所述浅沟槽隔离结构104用于增长LDMOS晶体管导通的路径，以增大LDMOS晶体管的击穿电压；位于半导体衬底上的栅极105，所述栅极横跨所述P阱和N型漂移区101，并部分位于浅沟槽隔离结构104上；位于栅极105 —侧的P阱内的源区102，和位于栅极105的另一侧的N型漂移区内的漏区103，源区102和漏区103的掺杂类型为N型。
[0004]但是现有的LDMOS晶体管与其他器件的隔离性能较差、并且LDMOS晶体管与半导体衬底之间的隔离性能也较差。
【发明内容】
[0005]本发明解决的问题是提高LDMOS晶体管与衬底以及其他器件的隔离性能。
[0006]为解决上述问题，本发明提供一种LDMOS器件的形成方法，包括:提供P型衬底，所述P型衬底中形成有N型掩埋隔离区；在所述P型衬底上形成P型外延层，所述P型外延层包括第一区域和第二区域，第一区域位于N型掩埋隔离区上方，第二区域环绕所述第一区域；在所述P型外延层的第二区域中形成环形沟槽，环形沟槽环绕P型外延层的第一区域，且所述环形沟槽底部暴露出N型掩埋隔离区表面；在所述环形沟槽的两侧侧壁表面形成隔离层；在隔离层之间的环形沟槽内形成环形导电插塞，环形导电插塞的底部与N型掩埋隔离区相接触；在P型外延层的第一区域中形成LDMOS晶体管。
[0007]可选的，所述隔离层厚度为500?3000埃。
[0008]可选的，所述隔离层的材料为S12、SiN, S1N, SiCN, SiC中的一种或几种。
[0009]可选的，所述环形导电插塞的材料为掺杂的多晶硅。
[0010]可选的，所述多晶硅中掺杂离子的类型为N型，掺杂离子的浓度为1E19?5E20atom/cm3。
[0011]可选的，所述环形沟槽的深度为3.5?5.5微米，环形沟槽的宽度为0.6?1.2微米。
[0012]可选的，所述环形沟槽部分位于N型掩埋隔离区中。
[0013]可选的，位于N型掩埋隔离区中的部分环形沟槽的深度为0.5?I微米。
[0014]可选的，所述N型掩埋隔离区的形成工艺为离子注入，N型掩埋隔离区中N型杂质离子的浓度为 lE18atom/cm3 ?2E21atom/cm3。
[0015]可选的，所述P型外延层的第二区域还形成环形浅沟槽隔离结构，所述环形沟槽上部分位于环形浅沟槽隔离结构中，并贯穿环形浅沟槽隔离结构。
[0016]可选的，所述LDMOS晶体管包括:位于P型外延层的第一区域内的N型漂移区；位于N型漂移区中的浅沟槽隔离结构；位于P型外延层的第一区域上的栅极结构，栅极结构覆盖P型外延层、浅沟槽隔离结构、P型外延层和浅沟槽隔离结构之间的N型漂移区；位于栅极结构的一侧的P型外延层内的源区；位于栅极结构的另一侧的N型漂移区内的漏区。
[0017]本发明还提供了一种LDMOS器件，包括:P型衬底，所述P型衬底中具有N型掩埋隔离区；位于P型衬底上的P型外延层，所述P型外延层包括第一区域和第二区域，第一区域位于N型掩埋隔离区上方，第二区域环绕所述第一区域；位于P型外延层的第二区域中的环形沟槽，环形沟槽环绕P型外延层的第一区域，且所述环形沟槽底部暴露出N型掩埋隔离区表面；位于环形沟槽的两侧侧壁表面的隔离层；位于隔离层之间的环形沟槽内的环形导电插塞，环形导电插塞的底部与N型掩埋隔离区相接触；位于P型外延层的第一区域中的LDMOS晶体管。
[0018]可选的，所述隔离层厚度为500?3000埃，所述隔离层的材料为Si02、SiN、Si0N、SiCN, SiC中的一种或几种。
[0019]可选的，所述环形导电插塞的材料为掺杂的多晶硅，所述多晶硅中掺杂离子的类型为N型、掺杂离子的浓度为1E19?5E20atom/cm3。
[0020]可选的，所述环形沟槽的深度为3.5?5.5微米，环形沟槽的宽度为0.6?1.2微米。
[0021]可选的，所述环形沟槽部分位于N型掩埋隔离区中。
[0022]可选的，位于N型掩埋隔离区中的部分环形沟槽的深度为0.5?I微米。
[0023]可选的，N型掩埋隔离区中N型杂质离子的浓度为lE18atom/cm3?lE22atom/cm3。
[0024]可选的，所述P型外延层的第二区域还具有环形浅沟槽隔离结构，所述环形沟槽上部分位于环形浅沟槽隔离结构中，并贯穿环形浅沟槽隔离结构。
[0025]可选的，所述LDMOS晶体管包括:位于P型外延层的第一区域内的N型漂移区；位于N型漂移区中的浅沟槽隔离结构；位于P型外延层的第一区域上的栅极结构，栅极结构覆盖P型外延层、浅沟槽隔离结构、P型外延层和浅沟槽隔离结构之间的N型漂移区；位于栅极结构的一侧的P型外延层内的源区；位于栅极结构的另一侧的N型漂移区内的漏区。
[0026]与现有技术相比，本发明的技术方案具有以下优点:
[0027]本发明的LDMOS器件，具有隔离层和环形导电插塞、N型掩埋隔离区构成的隔离结构，隔离层实现第一区域中形成的LDMOS晶体管与第一区域外的半导体器件的横向隔离，环形导电插塞与N型掩埋隔离区相接触，通过环形导电插塞向N型掩埋隔离区施加正电压，使得N型掩埋隔离区和P型衬底之间的PN结反偏，实现LDMOS晶体管与P型衬底之间的纵向隔离，通过横向隔离和纵向隔离提高了隔离效果，另外横向隔离采用隔离层隔离，相比于现有的PN结隔离，隔离层隔离占据的体积很小，提高了器件的集成度。
[0028]进一步，所述隔离层厚度为500?3000埃，所述隔离层的材料为Si02、SiN、S1N、SiCN、SiC中的一种或几种，以使所述隔离层在占据的体积较小同时，在LDMOS晶体管工作在高电压下的隔离效果较佳。
[0029]进一步，所述环形导电插塞204的掺杂多晶硅，多晶硅中N型杂质离子的浓度1E19?5E20atom/Cm3，一方面，采用多晶硅材料能防止在前段工艺(器件制作工艺)产生金属离子污染，提高形成LDMOS晶体管和其他半导体器件的性能，另一方面，所述多晶硅中掺杂有高浓度的N型杂质离子，使得环形导电插塞的具有较低的电阻，并且使得环形导电插塞吸收载流子的效率提高，有效防止串扰噪声。
[0030]本发明的LDMOS器件的形成方法，工艺简单，并且形成的LDMOS器件具有较好的隔离性能。
【专利附图】
【附图说明】
[0031]图1为现有技术LDMOS晶体管的剖面结构示意图；
[0032]图2?图9为本发明实施例LDMOS器件的形成过程的剖面结构示意图。
【具体实施方式】
[0033]LDMOS晶体管为功率器件，因此LDMOS晶体管工作时会施加极高的电压，因此为了保证半导体衬底上形成的其他低压器件的正常工作，通常需要将LDMOS晶体管跟半导体衬底上的其他器件进行隔离。请参考图1，现有的隔离方式通常是在P阱100中形成N型隔离环106，N型隔离环106通过离子注入形成，N型隔离环106上施加正电压，使得N型隔离环106与P阱100之间发生反偏，从而使得LDMOS晶体管与周围的器件隔开，防止高电压下产生的大电流横向扩散对周边器件的产生影响。
[0034]为了保证N型隔离环106的隔离效果，N型隔离环106需要较深的深度和较高的掺杂浓度，但是上述N型隔离环106通过离子注入形成，当N型隔离环106的深度较深时，离子注入的方法难以保证较深的N型隔离环106中较高的浓度，这就需要增大N型隔离环106的横向宽度以保持其隔离性，这样的话会使得N型隔离环106占据的体积增大，不利于器件集成度的提闻。
[0035]另外，N型隔离环106对横向的隔离效果明显，但是其对纵向的隔离的效果非常有限。
[0036]为此，本发明提供了一种LDMOS器件及其形成方法，该LDMOS器件采用环形导电插塞和隔离层、N型掩埋隔离区构成的隔离结构，实现LDMOS晶体管与衬底上的其他器件的横向隔离和纵向隔离，隔离效果好，并且采用环形导电插塞和隔离层的横向隔离方式占据的体积比较小。
[0037]为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。在详述本发明实施例时，为便于说明，示意图会不依一般比例作局部放大，而且所述示意图只是示例，其在此不应限制本发明的保护范围。此外，在实际制作中应包含长度、宽度及深度的三维空间尺寸。
[0038]图2?图9为本发明实施例LDMOS器件的形成过程的剖面结构示意图。
[0039]首先，请参考图2，提供P型衬底200，所述P型衬底200中形成有N型掩埋隔离区217 ;在所述P型衬底200上形成P型外延层201，所述P型外延层201包括第一区域21和第二区域22，第一区域21位于N型掩埋隔离区上方，第二区域22环绕所述第一区域21。
[0040]所述P型衬底200的材料为硅(Si)、锗(Ge)、或硅锗(GeSi)、碳化硅(SiC)或其他的半导体材料，本实施例中，所述N型衬底201的材料为硅。
[0041]P型衬底200中掺杂有P型的杂质离子，所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种。
[0042]所述P型衬底200中形成有N型掩埋隔离区217，所述N型掩埋隔离区217用于后续形成的LDMOS晶体管与P型衬底200之间的纵向隔离，LDMOS晶体管工作时，在N型掩埋隔离区217施加正电压时，N型掩埋隔离区217与P型衬底200衬底之间PN结反偏，实现N型掩埋隔离区217与P型衬底之间的隔离。
[0043]所述N型掩埋隔离区217通过对P型衬底200进行N型离子注入，所述N型离子为磷离子、砷离子、锑离子中的一种或几种。N型掩埋隔离区中N型杂质离子的浓度较大，使得N型掩埋隔离区217与P型衬底200之间易于PN结反偏，并且反偏时的结深较大，以提高纵向的隔离性能，所述N型掩埋隔离区217中的N型离子浓度为lE18atom/cm3?2E21atom/cm3,比如:lE19atom/cm3、2E19atom/cm3、lE20atom/cm3、9E20atom/cm3 等。
[0044]所述P型衬底200上形成有P型外延层201，P型外延层201包括第一区域21和第二区域22，第二区域22环绕所述第一区域21，即第一区域21位于中间，第二区域22位于边缘，所述第一区域21位于N型掩膜隔离层217的正上方，第一区域21的面积小于或略小于N型掩膜隔离层217的面积，P型外延层201的第一区域21中后续形成LDMOS晶体管，第二区域22中后续形成环形的隔离结构(隔离层和环形导电插塞)。
[0045]所述P型外延层201通过外延工艺形成，在外延形成P型外延层时原位掺杂P型杂质离子，所述P型杂质离子为硼离子、镓离子、铟离子中的一种或几种。
[0046]P型外延层201的材料与P型衬底的材料相同或不相同，本实施例中，所述P型外延层201的材料为硅。
[0047]接着，请参考图3，在所述P型外延层201的第二区域22中形成环形沟槽202，环形沟槽202环绕P型外延层201的第一区域21，且所述环形沟槽202底部暴露出N型掩埋隔离区217表面。
[0048]形成环形沟槽202的过程为:首先在所述P型外延层201上形成掩膜层(图中未示出)，所述掩膜层中具有暴露P型外延层201表面的环形开口，环形开口的宽度与位置与环形沟槽的位置和宽度相对应；沿环形开口刻蚀所述P型外延层201，在P型外延层201中形成环形沟槽202。
[0049]刻蚀所述P型外延层201采用干法刻蚀，比如:等离子体刻蚀工艺，采用含氯或含溴的气体或者两者的混合气体。
[0050]环形沟槽202的侧壁上后续形成有隔离层，用于第一区域21中形成的LDMOS晶体管与第一区域21外的P型外延层201中形成的其他半导体器件的横向电学隔离，环形沟槽202后续填充导电材料形成环形导电插塞，环形导电插塞的底部与N型掩埋隔离区217相连接，通过环形导电插塞向N型掩埋隔离区217施加正电压，使得N型掩埋隔离区217和P型衬底200之间的PN结反偏，实现LDMOS晶体管与P型衬底200之间的纵向隔离。
[0051]本实施例中，所述环形沟槽202部分位于N型掩埋隔离区217中，即在刻蚀P型外延层时，过刻蚀所述N型掩埋隔离区217，使得形成的环形沟槽202的深度增加，因此后续在环形沟槽202中形成环形导电插塞时，使得环形导电插塞能与N型掩埋隔离区217充分接触，防止在两者的接触面上产生接触不良等现象。
[0052]所述环形沟槽202位于N型掩埋隔离区217中的部分的深度为0.5?I微米，使形成环形沟槽202中形成的环形导电插塞能与N型掩埋隔离区217接触效果最佳。
[0053]所述环形沟槽202的深度为3.5?5.5微米，环形沟槽202的宽度为0.6?1.2微米，相比于现有的PN结作为横向隔离，后续在环形沟槽202中形成隔离层和环形导电插塞构成的横向隔离结构，其具有更小的器件尺寸，有利于提高器件的集成度。
[0054]接着，请参考图4，在所述环形沟槽202的两侧侧壁表面形成隔离层203。
[0055]在环形沟槽202侧两侧侧壁形成隔离层203，使得隔离层203也环绕P型外延层201的第一区域21，所述隔离层203将后续第一区域21中形成的LDMOS晶体管与第一区域21外的半导体器件的横向隔离。
[0056]所述隔离层203厚度为500?3000埃，所述隔离层203的材料为Si02、SiN、S1N、SiCN、SiC中的一种或几种，以使所述隔离层在占据的体积较小同时，在LDMOS晶体管工作在高电压下的隔离效果较佳。
[0057]所述隔离层203可以为单层或多层堆叠结构。
[0058]所述隔离层203的形成过程为:采用沉积工艺在所述环形沟槽202的侧壁和表面、以及P型外延层201的表面形成隔离材料层；采用无掩膜刻蚀工艺刻蚀所述隔离材料层，在所述环形沟槽202的两侧侧壁形成隔离层203。
[0059]接着，请参考图5，在隔离层203之间的环形沟槽202 (参考图4)内形成环形导电插塞204，环形导电插塞204的底部与N型掩埋隔离区217相接触。
[0060]所述环形导电插塞204与N型掩埋隔离区217电连接，通过环形导电插塞204可以向N型掩埋隔离区217施加正电压，使得N型掩埋隔离区217与P型衬底200之间构成的PN结反偏，从而实现将后续第一区域21中形成LDMOS晶体管与P型衬底200之间的纵向隔离，防止LDMOS晶体管工作时的高电压和大电流通过P型衬底200对第一区域21外的半导体器件产生影响。
[0061]所述环形导电插塞204的多晶硅，采用多晶硅材料能防止在前段工艺(器件制作工艺)产生金属离子污染，提高形成LDMOS晶体管和其他半导体器件的性能。
[0062]所述多晶硅中掺杂有高浓度的N型杂质离子，使得环形导电插塞204的具有较低的电阻，并且使得环形导电插塞204吸收载流子的效率提高，有效防止串扰噪声。
[0063]所述N型杂质离子为磷离子、砷离子、锑离子中的一种或几种，多晶硅中N型杂质离子的浓度1E19?5E20atom/cm3。
[0064]所述环形导电插塞204的形成过程为:在所述P型外延层201上形成导电材料层(图中未示出)，所述导电材料层填充满环形沟槽202，在形成导电材料层时，在导电材料层中原位掺杂N型杂质离子；平坦化所述导电材料层直至暴露出P型外延层201表面，在环形沟槽202中形成环形导电插塞204。
[0065]参考图6，在所述P型外延层201第一区域21内形成浅沟槽隔离结构206、第二浅沟槽隔离结构208，在P型外延层201的第二区域22内形成环形浅沟槽隔离结构207。
[0066]所述浅沟槽隔离结构206后续作为LDMOS晶体管的一部分，用于增加源区和漏区之间产生的源漏电路的路径长度。
[0067]所述第二浅沟槽隔离结构208用于后续第一区域21形成的体掺杂环与LDMOS晶体管的源区和漏区之间的隔离。
[0068]所述环形浅沟槽隔离结构207位于隔离层203的两侧，并环绕所述隔离层203，使得隔离层203和环形导电插塞204 (或环形沟槽)的上部分从环形浅沟槽隔离结构207中穿过，从而使环形导电插塞204与P型外延层201的表面隔离，防止在环形导电插塞204施加高正电压时，环形导电插塞204表面向P型外延层201的表面漏电，造成P型外延层201电位的变化。
[0069]所述浅沟槽隔离结构206、第二浅沟槽隔离结构208和环形浅沟槽隔离结构207的材料为Si02、SiN、S1N、SiCN或SiC。浅沟槽隔离结构206、第二浅沟槽隔离结构208和环形浅沟槽隔离结构207相互之间不接触。
[0070]具体的，浅沟槽隔离结构206、第二浅沟槽隔离结构208和环形浅沟槽隔离结构207形成过程为:在所述P型外延层201第一区域21中形成第一沟槽、第二沟槽，在第二区域22中形成第三沟槽(图中未示出)；在P型外延层201表面形成隔离层，所述隔离层填充满第一沟槽、第二沟槽和第三沟槽；平坦化所述隔离层，以P型外延层201表面为停止层，在第一沟槽中形成浅沟槽隔离结构206，在第二沟槽中形成第二浅沟槽隔离结构208，在第三沟槽中形成环形浅沟槽隔离结构207。
[0071]本实施例中，所述浅沟槽隔离结构206、第二浅沟槽隔离结构208和环形浅沟槽隔离结构207在环形沟槽202 (参考图3)形成之后形成。
[0072]在本发明的其他实施例中，所述浅沟槽隔离结构206、第二浅沟槽隔离结构208和环形浅沟槽隔离结构207在环形沟槽202形成之前形成，即在P型衬底200上形成P型外延层201后，在所述P型外延层201中形成浅沟槽隔离结构206、第二浅沟槽隔离结构208和环形浅沟槽隔离结构207，然后刻蚀环形浅沟槽隔离结构207和环形浅沟槽隔离结构207底部的P型外延层201，形成贯穿环形浅沟槽隔离结构207和P型外延层201的环形沟槽202。采用这种方式能防止环形沟槽202的侧壁形成的隔离层203的损伤。
[0073]还包括:对P型外延层的第一区域21进行N形离子注入，在第一区域21中形成N型漂移区209，N型漂移区209作为LDMOS晶体管的一部分。N型漂移区209包围所述浅沟槽隔离结构206 (浅沟槽隔离结构206位于N型漂移区209中)，第二浅沟槽隔离结构208的部分位于N型漂移区209中。
[0074]还包括:对第二浅沟槽隔离结构208和N型漂移区209之间的P型外延层进行P型离子注入，在P型外延层中形成P型体区218，所述P型体区218用于调节LDMOS晶体管的阈值电压。后续在P型体区218中形成LDMOS晶体管的源区。
[0075]上述进行N形离子注入和P型离子注入后，还需要进行退火，以激活掺杂离子。所述退火的时间为20?30秒，退火的温度大于1000摄氏度。
[0076]参考图7和图8，在所述P型外延层201的第一区域21上的栅极结构212，栅极结构212覆盖P型外延层201、浅沟槽隔离结构206、P型外延层201和浅沟槽隔离结构206之间的N型漂移区209 ;在栅极结构的一侧的P型外延层201 (或P型体区218)内形成源区213 ;在栅极结构的另一侧的N型漂移区209内形成漏区214。
[0077]所述栅极结构212包括位于P型外延层201上的栅介质层211和位于栅介质层211上的栅电极210、以及位于栅介质层211和栅电极210两侧侧壁的侧墙。
[0078]所述栅介质层211的材料为氧化硅，栅电极210的材料为多晶硅。所述栅介质层211的材料也可以为高K介电材料，相应的所述栅电极210的材料为金属。
[0079]所述侧墙可以为单层或多层的堆叠结构。
[0080]所述源区213和漏区214通过离子注入工艺形成，离子注入的杂质的类型为N型。
[0081]本发明实施例中形成的LDMOS晶体管包括:位于P型外延层201的第一区域21内的N型漂移区209 ;位于N型漂移区209中的浅沟槽隔离结构206 ;位于P型外延层201的第一区域21上的栅极结构212，栅极结构覆盖P型外延层201、浅沟槽隔离结构206、P型外延层201和浅沟槽隔离结构206之间的N型漂移区209 ;位于栅极结构212的一侧的P型外延层201内的源区213 ;位于栅极结构212的另一侧的N型漂移区209内的漏区214。
[0082]最后，请参考图9，在所述P型外延层201的第一区域21内形成体掺杂环215，在P型外延层201的第二区域22形成隔离环216。
[0083]所述体掺杂环215和隔离环216形成工艺为离子注入，体掺杂环215和隔离环216的掺杂类型均为P型。
[0084]所述体掺杂环215位于环形浅沟槽隔离结构207和第二浅沟槽隔离结构208之间的P型外延层201内。
[0085]所述体掺杂环215连接零电位或负电位，使得P型外延层处于零电位或负电位，可以栅极结构212底部的对沟道区的电位进行调节。
[0086]上述方法形成的LDMOS器件，请参考图9，包括:
[0087]P型衬底200，所述P型衬底200中具有N型掩埋隔离区；
[0088]位于P型衬底上的P型外延层，所述P型外延层包括第一区域21和第二区域22，第一区域21位于N型掩埋隔离区上方，第二区域22环绕所述第一区域21 ；
[0089]位于P型外延层201的第二区域22中的环形沟槽，环形沟槽环绕P型外延层301的第一区域21，且所述环形沟槽底部暴露出N型掩埋隔离区217表面；
[0090]位于环形沟槽的两侧侧壁表面的隔离层203 ；
[0091 ] 位于隔离层203之间的环形沟槽内的环形导电插塞207，环形导电插塞207的底部与N型掩埋隔离区217相接触；
[0092]位于P型外延层201的第一区域21中的LDMOS晶体管。
[0093]LDMOS晶体管包括:位于P型外延层201的第一区域21内的N型漂移区209 ;位于N型漂移区209中的浅沟槽隔离结构206 ;位于P型外延层201的第一区域21上的栅极结构212，栅极结构覆盖P型外延层201、浅沟槽隔离结构206、P型外延层201和浅沟槽隔离结构206之间的N型漂移区209 ;位于栅极结构212的一侧的P型外延层201内的源区213 ;位于栅极结构212的另一侧的N型漂移区209内的漏区214。
[0094]所述隔离层203厚度为500?3000埃，所述隔离层203的材料为Si02、SiN、S1N、SiCN、SiC中的一种或几种。
[0095]所述环形导电插塞204的材料为掺杂的多晶硅，所述多晶硅中掺杂离子的类型为N型、掺杂离子的浓度为1E19?5E20atom/cm3。
[0096]所述环形沟槽的深度为3.5?5.5微米，环形沟槽的宽度为0.6?1.2微米。
[0097]所述环形沟槽部分位于N型掩埋隔离区217中，所述环形沟槽位于N型掩埋隔离区217中的部分的深度为0.5?I微米。
[0098]N型掩埋隔离区217中N型杂质离子的浓度为lE18atom/cm3?lE22atom/cm3。
[0099]所述P型外延层的第二区域22还具有环形浅沟槽隔离结构207，所述环形沟槽上部分位于环形浅沟槽隔离结构207中，并贯穿环形浅沟槽隔离结构。
[0100]虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。
【权利要求】
1.一种LDMOS器件的形成方法，其特征在于，包括: 提供P型衬底，所述P型衬底中形成有N型掩埋隔离区； 在所述P型衬底上形成P型外延层，所述P型外延层包括第一区域和第二区域，第一区域位于N型掩埋隔离区上方，第二区域环绕所述第一区域； 在所述P型外延层的第二区域中形成环形沟槽，环形沟槽环绕P型外延层的第一区域，且所述环形沟槽底部暴露出N型掩埋隔离区表面； 在所述环形沟槽的两侧侧壁表面形成隔离层； 在隔离层之间的环形沟槽内形成环形导电插塞，环形导电插塞的底部与N型掩埋隔离区相接触； 在P型外延层的第一区域中形成LDMOS晶体管。
2.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述隔离层厚度为500?3000 埃。
3.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述隔离层的材料为Si02、SiN, S1N, SiCN, SiC 中的一种或几种。
4.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述环形导电插塞的材料为掺杂的多晶硅。
5.如权利要求4所述的LDMOS器件的形成方法，其特征在于，所述多晶硅中掺杂离子的类型为N型，掺杂离子的浓度为1E19?5E20atom/cm3。
6.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述环形沟槽的深度为3.5?5.5微米，环形沟槽的宽度为0.6?1.2微米。
7.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述环形沟槽部分位于N型掩埋隔离区中。
8.如权利要求7所述的LDMOS器件的形成方法，其特征在于，位于N型掩埋隔离区中的部分环形沟槽的深度为0.5?I微米。
9.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述N型掩埋隔离区的形成工艺为离子注入，N型掩埋隔离区中N型杂质离子的浓度为lE18atom/cm3?2E21atom/3cm ο
10.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述P型外延层的第二区域还形成环形浅沟槽隔离结构，所述环形沟槽上部分位于环形浅沟槽隔离结构中，并贯穿环形浅沟槽隔离结构。
11.如权利要求1所述的LDMOS器件的形成方法，其特征在于，所述LDMOS晶体管包括:位于P型外延层的第一区域内的N型漂移区；位于N型漂移区中的浅沟槽隔离结构；位于P型外延层的第一区域上的栅极结构，栅极结构覆盖P型外延层、浅沟槽隔离结构、P型外延层和浅沟槽隔离结构之间的N型漂移区；位于栅极结构的一侧的P型外延层内的源区；位于栅极结构的另一侧的N型漂移区内的漏区。
12.—种LDMOS器件，其特征在于，包括: P型衬底，所述P型衬底中具有N型掩埋隔离区； 位于P型衬底上的P型外延层，所述P型外延层包括第一区域和第二区域，第一区域位于N型掩埋隔离区上方，第二区域环绕所述第一区域； 位于P型外延层的第二区域中的环形沟槽，环形沟槽环绕P型外延层的第一区域，且所述环形沟槽底部暴露出N型掩埋隔离区表面； 位于环形沟槽的两侧侧壁表面的隔离层； 位于隔离层之间的环形沟槽内的环形导电插塞，环形导电插塞的底部与N型掩埋隔离区相接触； 位于P型外延层的第一区域中的LDMOS晶体管。
13.如权利要求12所述的LDMOS器件，其特征在于，所述隔离层厚度为500?3000埃，所述隔离层的材料为Si02、SiN, S1N, SiCN, SiC中的一种或几种。
14.如权利要求12所述的LDMOS器件，其特征在于，所述环形导电插塞的材料为掺杂的多晶硅，所述多晶硅中掺杂离子的类型为N型、掺杂离子的浓度为1E19?5E20atom/cm3。
15.如权利要求12所述的LDMOS器件，其特征在于，所述环形沟槽的深度为3.5?5.5微米，环形沟槽的宽度为0.6?1.2微米。
16.如权利要求12所述的LDMOS器件，其特征在于，所述环形沟槽部分位于N型掩埋隔离区中。
17.如权利要求16所述的LDMOS器件，其特征在于，位于N型掩埋隔离区中的部分环形沟槽的深度为0.5?I微米。
18.如权利要求12所述的LDMOS器件，其特征在于，N型掩埋隔离区中N型杂质离子的浓度为 lE18atom/cm3 ?lE22atom/cm3。
19.如权利要求12所述的LDMOS器件，其特征在于，所述P型外延层的第二区域还具有环形浅沟槽隔离结构，所述环形沟槽上部分位于环形浅沟槽隔离结构中，并贯穿环形浅沟槽隔离结构。
20.如权利要求12所述的LDMOS器件，其特征在于，所述LDMOS晶体管包括:位于P型外延层的第一区域内的N型漂移区；位于N型漂移区中的浅沟槽隔离结构；位于P型外延层的第一区域上的栅极结构，栅极结构覆盖P型外延层、浅沟槽隔离结构、P型外延层和浅沟槽隔离结构之间的N型漂移区；位于栅极结构的一侧的P型外延层内的源区；位于栅极结构的另一侧的N型漂移区内的漏区。
【文档编号】H01L29/06GK104347420SQ201310341827
【公开日】2015年2月11日 申请日期:2013年8月7日 优先权日:2013年8月7日
【发明者】王刚宁, 戴执中, 杨广立, 贺吉伟, 蒲贤勇 申请人:中芯国际集成电路制造(北京)有限公司, 中芯国际集成电路制造(上海)有限公司