用于无内嵌式SiGe的HKMG技术中的改良型硅化物形成的制作方法
用于无内嵌式SiGe的HKMG技术中的改良型硅化物形成的制作方法
【专利摘要】本发明涉及用于无内嵌式SiGe的HKMG技术中的改良型硅化物形成，在形成尖端P通道晶体管时，半导体合金层形成于包括晶体管主动区的半导体层的表面上。当金属硅化物层相连于此半导体合金层而形成时，观察到金属硅化物层凝聚至隔离团簇内。为了解决这个问题，本发明提出一种方法及一种半导体装置，其中半导体合金层位在晶体管的源极与漏极区上的部分在形成金属硅化物层前予以移除。按照此方式，所形成的金属硅化物层是相连于半导体层而未相连于半导体合金层。
【专利说明】用于无内嵌式S i Ge的HKMG技术中的改良型硅化物形成
【技术领域】
[0001]基本上，本揭露是关于集成电路，并且更尤指包含硅/锗合金层沉积在晶体管的主动区表面上的晶体管。
【背景技术】
[0002]电子设备朝向愈加复杂集成电路的持续趋势是要求减小电子装置的尺寸，以便达到愈来愈高的集成密度。
[0003]晶体管在目前的集成电路中为主导性电路元件。在目前可得如微处理器、CPUs、存储晶片及诸如此类的复杂集成电路中，目前可提供数百万个晶体管。接着至关重要的是，为了实现高集成密度，集成电路中所含括晶体管的典型尺寸具有尽可能小的典型尺寸。
[0004]在各种集成电路制造技术中，CMOS技术目前是最有前途的方法，因为其能够依据操作速度、功率消耗及成本效益生产特性优越的装置。在CMOS电路中，互补式晶体管，也就是P通道晶体管与N通道晶体管，是用于形成如反相器和其它逻辑栅之类的电路元件以设计高度复杂的电路总成。在使用CMOS技术制造复杂集成电路期间，百万个晶体管，也就是N通道晶体管与P通道晶体管，是于衬底所支撑的半导体层内所界定的主动区中形成。
[0005]目前，大部分集成电路形成于其中的层件是由可以结晶、多晶或非晶形式提供的硅所制成。举例来说，可将如掺杂原子或离子等其它材料引进原始半导体层。
[0006]MOS晶体管或一般讲的场效晶体管，无论考虑的是N通道晶体管或P通道晶体管，都包含以同种类掺质高度掺杂的源极与漏极区。接着，在漏极与源极间布置反相或弱式掺杂通道区。通道区的导电性，也就是导电通道的驱动电流能力，可受于通道区附近所形成并且通过薄绝缘层与其分离的栅极电极所控制。除了别的之外，通道区的导电性还取决于电荷载子的迁移率，以及介于源极与漏极区之间，沿着晶体管宽度方向，也称为通道长度的距离。例如，通过缩减通道长度，得以降低通道电阻率。因此，可通过缩减晶体管通道长度而提升晶体管的切换速度并且使其驱动电流更高。
[0007]然而，无法无限制缩减晶体管通道长度而不引发其它问题。例如，栅极电极与通道间的电容随着通道长度缩减而降低。此效应接着必须通过缩减栅极与通道间的绝缘层的厚度而予以补偿。例如，对于大约80纳米(nm)的栅极长度而言，高速晶体管元件中可必需有基于2纳米厚度的二氧化硅的栅极介电材料。然而，绝缘层如此小的厚度可能导致漏电流增加，此漏电流是由穿过极薄栅极介电材料的电荷载子的热载子注射及直接穿隧所造成。由于基于栅极介电材料的二氧化硅的厚度进一步缩减可逐渐变得不符合尖端集成电路的热功率要求，已开发其它替代方案，用于提升通道区的电荷载子迁移率，借以另外增强场效晶体管的总体效能。
[0008]就这一点来说，一种有前途的方法是在通道区内产生特定类型的应变，理由在于硅中的电荷载子迁移率强烈取决于结晶材料的应变情况。例如，对于基于硅的通道区的标准晶体组态，P通道晶体管中的压缩应变分量可导致优越的电洞迁移率，借以提升P通道晶体管的切换速度及驱动电流。[0009]在基于硅的晶体管中，具有晶体结构如同硅但晶格常数稍高的半导体合金可用于在PFET晶体管的通道区中施加期望量的压缩应力。例如，可使用锗(Ge)浓度可变的硅/锗(SiGe)合金。
[0010]SiGe或其他半导体合金可用于以两种不同方式制造改良型P通道FETs。
[0011]一种方法的组成是将半导体合金内嵌于通道区的端部的主动区中。例如，在形成栅极电极结构后，可毗连主动区中的栅极电极结构侧向形成对应的凹部。从而形成的凹部接着可用硅/锗合金予以填充，其在硅材料上生长时，基本上经历内部压缩应变。此应变接着可在毗连的通道区中诱发对应的压缩应变分量。因此，过去已开发多个程序策略，以便在P通道晶体管的漏极与源极区中加入高应变硅/锗材料。上述方法中所使用的硅/锗或通称的半导体合金材料在下文中将分别称为“内嵌式SiGe "或“内嵌式半导体合金"。
[0012]或者或另外，可将薄SiGe层直接沉积在单晶硅层，以便形成PFET用的SiGe通道。半导体合金层主要是提供用于调制P通道FET的功函数。由于结晶Si与SiGe之间的晶格不匹配，Si表面上生长的薄SiGe层为高应变，其提升半导体合金层中的电洞迁移率。根据某些制造技术，通道区中的薄SiGe层需用于调制P通道FET的功函数。例如，情况就是根据栅极先制高k/金属栅极程序的实现，尤其是长度等于或小于32纳米的栅极电极。一般而言，如上所述的SiGe或半导体合金层在下文中将分别称为“通道SiGe层"或“通道半导体合金层"。
[0013]PFET制造期间使用如SiGe之类半导体合金时的已知问题是关于对应半导体结构表面曝露SiGe的部分形成“断续性(spotty)"金属娃化物,也就是非连续性。
[0014]较佳为镍硅化物(NiSi)的金属硅化物层是形成于半导体结构为了降低硅接触区的片电阻而呈电接触的表面部分上。然而，在对应于曝露SiGe的表面区而形成时，由于后续装置制造程序流程阶段期间半导体结构经受的热预算，已观察到硅化物层凝聚(agglomerate)以及团簇(cluster)。尤其是，如下文将阐明的是与SiGe形成界面(interface)的SiNi层,在形成SiNi层之后及/或形成受应力材料层于半导体结构曝露面顶部之后，于400-500°C温度范围进行加热步骤期间，倾向于凝聚成隔离团簇。
[0015]图1a表示如遵循先前技术教义所产生，包括通道SiGe层的典型PFET中，断续性SiNi层的形成。
[0016]图1a概要描述先进制造阶段中半导体结构100的剖面图。如图所示，装置100包含衬底101，如半导体材料等等，其上形成半导体层102。半导体层102通常由硅单晶所制成。半导体层102是侧切成多个主动区102a，要理解其为其中或其上有一个或多个晶体管形成的半导体区。为了方便起见，所示为单一主动区102a，其由浅沟槽隔离之类的隔离区102b予以侧向定界。取决于总体装置要求，衬底101以及例如初始提供作为硅材料的半导体层102，可在埋置型绝缘材料(图未示)直接形成于半导体层102下时，形成SOI (绝缘体上的硅)。在其它情况下，首先，当主体组态待用于装置100时，半导体层102代表衬底101的结晶材料的一部分。
[0017]半导体结构100包括形成于主动区102a中及上的P通道FET150。晶体管150包括形成于主动区102a中的高掺杂漏极与源极区151。漏极与源极区151也包括扩展区151e，其为决定通道区155长度的区域。
[0018]通常为SiGe层的半导体合金层104位于半导体层102上表面102u顶部。尤其是，SiGe层104是形成于主动区102a内硅层102的上表面102u上。半导体层102的上表面102u可对应主动区102a而内缩，以便容纳SiGe层104，如图1a所示。半导体合金层104是形成于娃上表面102u上，以至于其一部分包括于晶体管通道区155内，从而形成其一部分。因此，半导体合金104为通道半导体合金层。
[0019]晶体管150更包括栅极电极结构160，栅极电极结构160形成于通道半导体合金层104上，尤其是其上或曝露表面104u。栅极电极160例如按照长度及宽度可具有适当的几何组态。例如，栅极长度，也就是，图1a中栅极电极结构160的电极材料162的水平扩展，可等于或小于50纳米。绝缘层161将栅极电极材料162实体并且电性隔离自晶体管150的通道区155。
[0020]取决于栅极电极结构160的组态，可用不同方式形成绝缘层161及栅极电极材料162。例如，若栅极电极160为现有的氧化物/多晶硅栅极电极(polyS1N)，则栅极绝缘层161可形成自现有的栅极介电材料，举例如二氧化硅、硅氮氧化物等等，而栅极电极材料162则可包含多晶娃。或者,对于栅极电极结构160,较佳可为高k介电质/金属栅极电极(HKMG)组态。在此情况下，绝缘层161可为所属领域广为人知的高k栅极介电材料之一。对于高k材料，较佳的是介电常数“k "高于10的材料。栅极电极中当作绝缘层的高k材料实施例有钽氧化物(Ta2O5)、锶钛氧化物(SrT13)、铪氧化物(HfO2)、铪硅氧化物(HfS1)、错氧化物(ZrO2)等等。
[0021]栅极电极结构160也可具有栅极金属层162a，例如呈钽氮化物等等的形式，有可能结合功函数金属种类，如铝等等。栅极金属层162a通常形成于绝缘层161上方，借以调整适当的功函数和这样的晶体管150的阈值电压。此外，栅极电极结构160可由间隔物结构163予以侧向定界，其可包括一或多种介电材料，举例如硅氮化物、二氧化硅、硅氮氧化物等等。例如，结构163可包括适当的保护衬垫材料,用于侧向包封敏感栅极材料,如绝缘层161以及尤其是金属层162a。
[0022]图1b表示制造程序流程后续阶段中的半导体结构100，其中耐火金属层108是沉积在半导体结构的曝露面上。尤其是，使用合适的材料沉积程序，如化学气相沉积(CVD)、物理气相沉积(PVD)等等，将耐火金属层108沉积在半导体合金层104的上表面104u上。层件108包括一或多种经调整用以形成金属硅化物层的耐火金属，金属硅化物层是对应于半导体结构曝露栅极电极材料162及源极或漏极区151的部分。因此，耐火金属层108可包含例如一种金属，如镍、钛、钴等等。较佳的是，耐火金属层108包含镍。耐火金属层108也可包含钼，其在某些情况下可令镍单硅化物的形成更均匀。
[0023]在沉积耐火金属层108后，可进行热处理程序180，以便引发层件108中镍原子与在源极和漏极区151及栅极电极材料162那些与镍接触的区域中镍原子之间的化学反应，借以形成实质包含低电阻率镍单硅化物的镍硅化物区。热处理程序180基本上是一种两步骤程序。第一热处理步骤是在大约300_400°C的范围内进行大约30-90秒的时间周期。在第一热处理步骤之后，通过各种广为人知的蚀刻/清理程序之一自耐火金属层108选择性移除所有未反应镍材料。最后，在大约400-500°C的范围内进行大约30-90秒时间周期的第二热处理步骤。应注意的是，侧壁间隔物结构163和隔离区102b内含的硅材料实质未参与热处理程序180期间诱发的化学反应，因为其目前在那些特征中仅作为热稳定二氧化硅及/或硅氮化物材料。[0024]在图1c中，所示的是沉积耐火金属层108并且施用热处理180后的半导体结构100。由于热处理180,栅极电极材料162内已部分形成金属娃化物层162b以及栅极电极材料162顶部已部分形成金属硅化物层162b，其在沉积耐火金属层108之前予以曝露。类似地，金属硅化物层153已部分形成于半导体合金层104内并且部分形成于其上表面104u顶部，其在沉积耐火金属层108之前予以曝露。
[0025]如图1d所示，在形成金属硅化物层后，较佳为镍硅化物层162b和153，通过举例如电浆增强型化学气相沉积法(PECVD)之类广为人知的沉积技术，将材料层121沉积在半导体结构100的曝露面上。例如，可于大约400-500°C的温度，在范围大约300-1200毫托(mTorr)的压力下，进行受应力材料层121的沉积。
[0026]受应力材料层121包含介电材料，通常是硅氮化物(SiN)，对之后制造阶段期间(请参阅例如图1e)期间半导体结构100上方形成的介电材料层120具有蚀刻选择性。因此，受应力材料层121也作用为蚀刻终止层。
[0027]在沉积受应力材料层121之后，对半导体结构100施用UV固化程序182，以便增加硅氮化物受应力材料层121的拉伸应力，从而进一步增强晶体管元件150的总体速度及效能。UV固化182通常是在大约400-500°C的温度范围内进行。
[0028]已观察到的是，主要由于受应力材料层121和UV固化182的沉积，对应源极或漏极区151而与SiGe层104形成界面的镍硅化物层153倾向于凝聚成隔离团簇，从而在相邻团簇之间形成孔洞或空洞153a。因此，源极或漏极区151中的SiGe层104透过镍硅化物层153中的孔洞153a而与SiN受应力材料层121形成界面。
[0029]因此,金属娃化物层153倾向于凝聚,在形成金属娃化物层153之后以介于大约400-500°C的温度进行制造步骤期间而形成隔离团簇。
[0030]源极与漏极区151顶部上“断续性"，也就是簇生性，非连续性金属硅化物层153的存在，于制造半导体结构100期间属于高度不宜。由于金属硅化物153是为了降低晶体管150的接触电阻而特别予以提供，故断续性硅化物层的存在基本上降低总体导电性。此夕卜，金属硅化物层153中孔洞153a存在的可能负面结果是示于图1e中，其概要描述图1d所示步骤的后续制造程序步骤。
[0031]将夹层介电材料层120沉积在受应力材料层121上。可包含举例如二氧化硅(S12)之类任何适用介电材料的介电层120基本上是沉积为连续层。之后，在半导体结构100上进行如反应性离子蚀刻(RIE)之类的蚀刻程序184。可在结构100的表面上安置适当图案化蚀刻遮罩122后进行蚀刻184。进行蚀刻184以便形成贯孔开口 124与126，其分别曝露金属硅化物层153接触源极与漏极区151的部分以及金属硅化物层162b接触栅极电极材料162的部分。尤其是，可在两道后续步骤中进行蚀刻184。在第一步骤中，通过使用不影响受应力材料层121的选择性蚀刻移除部分介电层120。在蚀刻程序184的第二步骤中，移除受应力材料层121位于开口 124与126底部的部分，以便分别曝露金属硅化物层153与162b的下面部分。
[0032]由于金属硅化物层153中存在孔洞153a，在蚀刻184的第二步骤期间，贯孔开口124在源极与漏极区151中及顶部仅可与镍硅化物153部分对齐，借此有可能导致产品缺陷。尤其是，蚀刻的第二步骤可能穿过孔洞153a深入主动区102a，借以在晶体管150的来源及/或漏极区151中形成通道124pt。[0033]在后续的制造步骤中，贯孔开口 124与126是以诸如钨的高导电性金属予以填充。若已在蚀刻184期间形成通道124pt，则其也以钨予以填充，从而形成所谓的接触“穿隧效应"，也就是，在源极或漏极区151内部延展的金属接触。接触“穿隧效应"显著改变晶体管150的特性，因为其甚至可经由不同晶体管的井区导致PN接面的完全短路以及毗连接触元件的短路。
[0034]因此，期望的是，接触源极与漏极区151的金属硅化物层153呈连续并且无孔洞或切口部分。
[0035]已认知的是，孔洞153a的存在与材料153内的高锗浓度强烈相关。此假设遵循对金属硅化物153的观察，在源极与漏极区151中及顶部所形成并且从而形成与SiGe层104的界面的金属硅化物153，倾向于在形成金属硅化物153后以高于大约400°C的温度进行任何加热处理时凝聚成团簇。相比之下，在实质由多晶硅材料162构成的栅极电极160的上部分中的镍硅化物层162b中沉积受应力材料层121或曝露于UV固化182的情况下未出现镍硅化物凝聚。因此，据信镍硅化物凝聚可能因锗的存在而产成，其可倾向于在紫外线曝照下或以高温加热以使微结构“不稳定(destabilize)"，借以出现某种程度的镍硅化物及/或硅/锗材料扩散。
[0036]避免在加入金属硅化物153后进行任何高温程序会导致劣等的装置特性，并且也会在为了制造复杂半导体装置而设计制造流程时限制总体灵活性。类似地，降低锗浓度也不太理想，即使对应降低锗浓度将受限于材料153的上部分也是这样，原因是，尤其在高度比例缩小的装置中，虽然如此，可观察通道区155中的总体应变明显降低，从而也降低晶体管150的总体效能。
[0037]已就含内嵌式SiGe的P通道FETs提出这些问题的解决方案，也就是，如以上所界定，通道区端部处内嵌于主动区中的半导体合金部分。解决方案包括使用具有较小锗浓度的“覆盖(cap)"层。其他解决方案提出在其中镍硅化物层于之后形成的内嵌式SiGe的表面部分内布植杂质离子，如碳及氮离子之类。此较后所述方法已在例如第US2012/0241816A1号及第US2012/0261725A1号美国专利申请案中予以提出。
[0038]然而，到目前为止，对于在结晶硅主动区顶部包括通道半导体合金层但无内嵌式半导体合金的P通道FETs，尚未提出方法。此类P通道FETs可例如根据栅极先制HKMG方法予以制造。
[0039]因此，本发明的一个目的在于为具有通道SiGe层但无内嵌式SiGe的P通道FETs提供改良型制造方法，其能够减轻或最小化以上所提的缺点及问题。尤其是，本发明提出制造具有通道SiGe层并且无内嵌式SiGe的P通道FET的方法，其使接触源极与漏极区的金属硅化物层免于在制造程序流程期间凝聚。
【发明内容】
[0040]下文介绍简化的
【发明内容】
，用以对本发明的若干方面有基本的了解。本综述不是本发明的详尽概观。目的在于识别本发明的主要或关键元件，或叙述本发明的范畴。其唯一目的在于以简化形式介绍若干概念，作为下文所述更详细说明的引言。
[0041]本发明是基于底下所述的创意，可在诱发形成接触FET源极与漏极区的金属硅化物层之前，通过移除通道SiGe层不在栅极电极下面的部分、以及尤其是通道SiGe层位在FET源极与漏极区顶部的部分，改良含通道SiGe层并且较佳是无内嵌式SiGe层的P通道FET晶体管的制造方法。因此，提出经调整成为P通道FET的半导体结构的形成方法。本方法包括形成具有至少一主动区的半导体层，半导体层具有上表面，在半导体层的上表面上沉积半导体合金层，在半导体合金层上形成栅极电极结构，为了曝露半导体层的一或多个表面部分而移除半导体合金层的一或多个预定部分，以及在移除半导体合金层一或多个预定部分的步骤后，形成与半导体层形成界面的的金属硅化物层。
[0042]根据本发明的一个具体实施例，在栅极电极形成之后，并且在漏极与源极区至少一部分形成程序之前，移除通道SiGe层位在源极或漏极区上的部分。
[0043]根据本发明另一具体实施例，在形成漏极与源极区以及其通过加热活化之后，并且在金属硅化物层形成之前，移除通道SiGe层位在源极或漏极区上的部分。
【专利附图】
【附图说明】
[0044]本揭露可配合附图参照底下说明予以理解，其中相称的参考元件符号视为相称的元件，以及其中:
[0045]图1a至图1e根据先前技术概要描述制造程序流程后续阶段期间含P通道晶体管的半导体结构的剖面图；
[0046]图2a至图2g根据本发明概要描述根据本方法一个具体实施例后续制造阶段期间半导体结构的剖面图；以及
[0047]图3a至图3d根据本发明概要描述根据本方法另一个具体实施例后续制造阶段期间半导体结构的剖面图。
[0048]尽管本文所揭示的专利标的(subject matter)易受各种改进和替代形式所影响，其特定具体实施例仍已通过图式中的实施例予以表示并且在本文中予以详述。然而，应理解的是，本文对特定具体实施例的说明其用意不在于限制本发明于所揭露的特殊形式，相反地，用意在于含括落于如申请专利范围所界定本发明精神与范畴内的所有改进、均等件、以及替代。
【具体实施方式】
[0049]底下说明的是本发明的各种描述性具体实施例。为了厘清，未在本说明书中说明实际实现的所有特征。当然将领会的是，在任何此实际具体实施例的研制中，必须施作许多实现特定性决策以达成研制者的特定目的，如符合系统相关与商业相关限制条件，其视实现而不同。再者，将领会的是，此研制计划可能复杂且耗时，不过却属本技术上具有普通技能者所从事具有本揭露效益的例行事务。
[0050]现在将参照【专利附图】
【附图说明】本专利标的。图式中所示意的各种结构、系统及装置其目的仅在于说明而非为了以所属领域技术人员所熟知的细节混淆本揭露。虽然如此，仍含括附图以说明并且解释本揭示的描述性实施例。应该理解并且解读本文的用字及词组与所属相关领域的技术人员所理解的用字及词组具有相容的意义。术语或词组的特殊定义，也就是，有别于所属领域技术人员所理解的普通及惯用意义的定义，用意是要通过本文对于术语或词组的一致性用法予以隐喻。就术语或词组用意在于具有特殊意义，也就是，不同于所属领域技术人员所理解的术语或词组，的方面来说，此特殊定义将在说明书中以直接并且明确提供术语或词组特殊定义的明确方式予以清楚提出。
[0051]应注意的是,在适当情况下,说明图2a至图2g以及图3a至图3d所示各个元件时用到的参考元件符号实质对应于以上图1a至图1e所示对应的元件，不同的是，对应特征的前置元件符号已由“I "改为“2 "或由“I "改为“3 "。例如，半导体装置“100 "对应于半导体装置“200 "与“300 "，栅极绝缘层“161 "对应于栅极绝缘层“261 "与“361 "，栅极电极“160 "对应于栅极电极“260 "与“360 "，以此类推。因此，用于识别现揭专利标的若干元件的参考元件符号名称可示于图2a至图2g及/或图3a至图3d中，但可不在下文揭露中予以具体说明。在那些情况下，应了解的是，图2a至图2g及/或图3a至图3d所示未在下面详述的标号元件与其在图1a至图1e中所示并且在上面所提相关揭露中所述的相称标号对应件实质对应。
[0052]类似地，图3a至图3d中用到的参考元件符号实质对应于说明图2a至图2g中所示对应元件时用到的参考元件符号，不同的是，前置元件符号已由“2 "改为“3 "。例如，图3a至图3d中的半导体合金层“304 "对应于图2a至图2g中的半导体合金层“204 "，图3d中的金属硅化物层353对应于图2e至图2g中的金属硅化物层253，图3c中的蚀刻372对应于图2c中的蚀刻272。
[0053]此外，应了解的是，除非另有具体指示，如“上"、“下"、“之上"、“毗连于"、“上面"、“下面"、“上方"、“底下"、“顶部"、“底部"、“垂直"、“水平"等等可用于下面说明的相对定位性或方向性术语应鉴于术语相对于引用图示中组件或元件说明的标准既日用意义予以解释。例如，参照图2b中所示半导体装置200的概要横截面，应了解的是，栅极电极结构260是形成于主动区202a与半导体合金层204 “上面"，以及半导体层202位于半导体合金层204 “下面"或“底下"。类似地，也应注意的是，侧壁间隔物结构263是“田比连于"栅极电极材料262的侧壁而置，而在特殊情况下，间隔物结构263在那些具体实施例中可位于栅极电极材料262的侧壁“之上"，其中其它层件或结构未插置于其之间。
[0054]图2a至图2g根据本发明的第一具体实施例表示半导体结构200及其制造方法。
[0055]图2a表示早期制造阶段期间的半导体结构200。表示的是半导体层202，其中主动区202a已予以建立。虽然未表示，了解的是，可在衬底之上形成半导体结构200，如上面引用图1a至图1e所述。如引用装置100所示，取决于总体程序及装置要求，可代表任何适当载子材料的衬底及半导体层202可形成SOI组态或主体组态。此外，可通过隔离区侧向划定多个主动区。为了方便起见，在图2a中描述单一主动区202a。在所示的具体实施例中，主动区202a可对应于P通道晶体管的主动区而予以形成于主动区202a之中及上面。
[0056]在一个具体实施例中，半导体层202包含硅。在特定具体实施例中，半导体层202包含单晶硅。
[0057]半导体层202具有上表面202u，其上通过任何合适的层件沉积技术形成通道半导体合金层204。半导体合金层204主要是提供用于调制P通道FET的功函数，从而调整其阈值电压，如上面所述。通道半导体合金层204在使用FET通道区长度等于或小于32纳米的栅极先制HKMG技术时尤其必要。
[0058]较佳的是，半导体合金层204包含锗浓度介于10%至30%之间的硅/锗(SiGe)。半导体合金层204的厚度范围可为5至50纳米，较佳是6至10纳米。
[0059]在沉积半导体合金层204之后，将栅极电极结构260形成于半导体合金层204之上，如图2b所示。栅极电极结构260包括栅极电极材料262，其可包含硅，例如，多晶硅。此夕卜，栅极电极结构260在半导体层202主动区202a中晶体管通道区255与栅极电极材料262之间设有介电绝缘层261。如引用图1a在上面所述，栅极电极结构260可为现有的氧化物/多晶硅栅极电极。较佳的是，可根据HKMG组态以及尤其根据栅极先制HKMG技术形成栅极电极结构260。
[0060]形成栅极电极结构260后，可进行一或多道布植程序，以便形成源极或漏极区的高掺杂扩展区251e，如图2b所示。因此，得以界定晶体管250的通道区255。
[0061]由于栅极电极结构260是在半导体层202的上表面202u上已沉积半导体合金层204之后予以形成，故一部分半导体合金层204位于栅极电极结构260下面或底下，而半导体合金层204的剩余部分则依然曝露于半导体结构200的表面。因此，若如图1b概要所示在结构200的曝露表面上沉积耐火金属层，则金属层将与半导体合金层204部分形成界面。所以，上述硅化程序将形成(例如断续性镍硅化物层的)断续性金属硅化物。
[0062]为了避免形成对应于晶体管源极与漏极区的断续性镍硅化物层，本发明提出将通道半导体合金层204的所有曝露部分移除。换句话说，本发明提出将半导体合金层204所有未位于栅极电极结构260底下并且从而未遭受屏蔽的部分移除。
[0063]如图2c所示，根据本发明具体实施例的方法提出在栅极电极260形成后对半导体结构200的表面实施蚀刻272，以便移除半导体合金层204所有不在栅极电极260下面的部分。在实施蚀刻272之前，可令间隔物263稍微侧向展开。尤其是，若已为了形成扩展区251e而用合适的杂质布植一部分半导体合金层204，则可扩大间隔物263，以至于栅极电极260在半导体合金层204所含一部分扩展区251上方扩展。
[0064]蚀刻272较佳是可通过举例如RIE之类建置良好的技术予以进行的等向性蚀刻。可调整蚀刻272的参数，使半导体结构200已移除表面层的厚度大约等于半导体合金层204的厚度。尤其是，根据本发明的具体实施例，得以调整蚀刻272的参数，使厚度介于6至10纳米之间的表面层移除自半导体结构200。因此，半导体合金层204是对应于所有其不在栅极电极260底下并且未遭栅极电极260屏蔽的部分通过蚀刻272予以移除，而半导体层202则实质不受蚀刻272影响，但至多对于厚度不大于约I纳米的薄表面层除外。尤其是，半导体合金层204所有位在扩展区251e顶部的部分都通过蚀刻272予以移除。
[0065]由于蚀刻272，半导体层202的表面部分得以曝露。应领会的是，由于调整蚀刻272的参数，所曝露的表面理想是半导体层202其上先前已沉积半导体合金层204的相同原始上表面202u。然而，由于对蚀刻参数的容限，蚀刻272可能移除原始半导体层202的薄表面层，从而还有原始上表面202u。无论如何，建置良好的蚀刻程序有足够的精确度令半导体层202由蚀刻272曝露的表面至多偏离半导体层202原始上表面202u大约I纳米的距离。
[0066]进行蚀刻272之后，制造程序流程按照现有方式持续进行。
[0067]如图2d所示，进行蚀刻272之后，可完成或进行源极与漏极区251的形成。尤其是，可在半导体层202的主动区202a中形成源极与漏极区251的深度区251d。在形成深度区251d之前，可为了符合总体程序及装置要求而进一步扩大间隔物结构263。可为了加入漏极与源极掺质种类、或许反向掺杂的种类等等，例如通过进行布植程序，以任何适当的制造策略为基础，形成漏极与源极区251。之后，可为了重新结晶化布植诱发型破坏并且活化掺杂剂，实施适当的退火程序。特定量掺杂种类的扩散可能导因于退火程序的实施。图2e概要表示半导体结构200已进行活化退火后的情形。
[0068]在源极与漏极区151形成后，程序流程继续在半导体结构200的表面上沉积耐火金属层(图未示)，如图1b所示以及上面引用图1b所述。耐火金属较佳是包含镍。
[0069]应领会的是，图2d所不在半导体结构200的表面上沉积耐火金属时,金属仅沉积在曝露半导体层202的半导体(例如娃)的表面部分、栅极电极材料262 (例如,多晶娃)或间隔物263的介电质上。因此，耐火金属层无部分沉积在SiGe之类的半导体合金上或与如SiGe的半导体合金形成界面。
[0070]沉积耐火金属层之后，实施类似于图1b所示并引用图1b所述热处理180的硅化程序。图2e表示硅化程序后的半导体结构200。由于所实施的热处理，金属半导体层262b是形成于栅极电极260边缘之上，以及金属半导体层253是对应于源极/漏极区251而形成。金属半导体层253与262b较佳为镍硅化物层，但其仍可包括其他种类。
[0071]可为了对源极与漏极区251形成一或多个接触区而在半导体层202中及/或之上部分地形成金属硅化物层253。金属硅化物层253是毗连于半导体层202。因此，金属硅化物层253与半导体层202形成界面，其可由结晶硅所制成。尤其是，金属硅化物层253使得其仅与半导体结构200形成界面的部分为半导体层200及间隔物263的底部表面部分。金属硅化物层253无任何部分与半导体合金形成界面。
[0072]由于金属半导体层253偏离并且空间隔离自半导体结构所有含SiGe的部分，以及尤其是自半导体合金层204，故金属硅化物层253内部无锗杂质。因此，金属硅化物层253在制造流程后续阶段期间，将不经受如有关先前技术已知程序所述的凝聚程序。
[0073]如图2f所示，硅化物层253与262b形成后，在半导体结构200的表面上沉积受应力材料层221。随后，如上面引用图1d所述，以范围由400至500°C的温度实施UV固化程序282。对照所属领域已知的制造方法，接触源极与漏极区251的金属硅化物层253未凝聚，并且未在沉积受应力材料层221及实施UV固化282时产生断续层(spotty layer)。此主要发生原因在于金属硅化物层253中无锗或其浓度可忽略。
[0074]图2g表示图2f所示后续制造程序流程阶段。已在受应力材料层221上沉积夹层介电层220。蚀刻284接着例如透过图案化遮罩222予以实施，以便形成贯孔开口 224与226。开口 224曝露金属半导体层253接触源极与漏极区251的预定部分。另一方面，贯孔开口 226曝露金属半导体层262b接触栅极电极材料262的预定部分。
[0075]由于金属硅化物层253具连续性并且不具有任何孔洞或切口部分，蚀刻284按照要求终止于金属硅化物层253的上表面。依此方式，得以防止形成在晶体管250的源极与漏极区251内部延展的接触穿隧效应发生。
[0076]最后，可用例如钨之类的金属填充贯孔开口 224与226，以便对源极与漏极区251以及对晶体管250的栅极电极材料262形成电接触。
[0077]因此，根据本发明的第一具体实施例，提出制造P通道FET的方法，其中其包含SiGe的部分以及尤其是通道SiGe层是与半导体结构上沉积的耐火金属层完全隔离。尤其是，耐火金属层沉积在源极与漏极区顶部的部分是与任何SiGe结构部分完全隔离并且仅与硅形成界面。因此，在耐火金属层硅化时，Btt连于晶体管的源极与漏极区的金属硅化物层不含锗。由于硅化阶段后以高温进行加热程序，这使接触源极与漏极区的金属硅化物层免于凝聚成隔离团簇。[0078]图3a至图3d根据本发明概要表示本方法的第二具体实施例，其中P通道FET是根据现有的制造程序流程予以产生，以及通道半导体合金层的预定部分是在现有制造程序结束时进行活化加热步骤之后予以移除。
[0079]图3a表示对应于图2b所示制造阶段期间含P通道FET350的半导体结构300。
[0080]已在半导体层302的上表面302u之上形成半导体合金层304,较佳是包含SiGe。半导体合金层304的厚度可落在大约5至50纳米的范围内，以及较佳是在大约6至10纳米的范围内。半导体层302，较佳是结晶硅，设有至少一其中及顶部待形成晶体管350的主动区302a。栅极电极结构360接着已在半导体合金层304之上形成。栅极电极结构360包含栅极电极材料362、绝缘层361以及任选的栅极金属层362a。栅极电极结构360接着受限于间隔物363。接着可如上面所述，形成晶体管350的源极与漏极区的扩展区351e。
[0081]随后，如图3b所示，可扩大间隔物363，并且可通过形成源极与漏极区351的深度区351d而完成主动区302a中的源极与漏极区351的形成。之后，如所属领域已知并且如上面引用图2d所述，可为进行退火步骤以便活化布植于源极与漏极区351中的掺杂种类。
[0082]在活化退火之后，根据所述具体实施例的方法提出进行蚀刻372，如图3c所示。蚀刻372可用相同方式予以进行，以及具有类似于图2c所示并且引用图2c所述蚀刻272的目的。因此，蚀刻372较佳呈等向性，以及可例如通过RIE予以进行。得以进行蚀刻372以至于半导体结构300的需移除表面层的厚度大约等于半导体合金层304的厚度。因此，例如，可调整蚀刻372的参数而得以自半导体结构300移除厚度介于约6至10纳米之间的表面层。因此，半导体合金层304是对应于所有其不在栅极电极360底下且未遭栅极电极360屏蔽的部分通过蚀刻372予以移除，而半导体层302实质不受蚀刻372所影响，不同的是，对于薄表面层大部分不厚于约I纳米。尤其是，通过蚀刻372移除半导体合金层304所有位在源极与漏极区351顶部的部分。
[0083]又，根据第二具体实施例，蚀刻372曝露半导体层302的表面，其如同或极靠近上已沉积半导体合金层304的原始上表面302u。通过说明曝露的表面“极靠近"半导体层的原始上表面，要了解的是，在这个及前述具体实施例中，蚀刻372无法个别移除厚于约I纳米的半导体层302的表层。
[0084]实施蚀刻372后，举例如图1b中所示，在半导体结构300的曝露表面上沉积耐火金属层(图未示)。耐火金属层较佳是包含镍。
[0085]接着实施图1b中参考元件符号180所示并且引用所述的硅化步骤，以便得到金属硅化物层件362b及353 (请参阅图3d)。接触源极与漏极区351的金属硅化物层353与半导体层302形成宽面积界面。此外，金属硅化物层353与半导体合金层304朝外曝露的侧部分形成小面积界面。
[0086]按照这个方式，锗对金属硅化物层353的扩散受限于金属硅化物层353与半导体合金层304之间有限的界面面积。
[0087]按照类似图1d至图1e及图2f至图2g所示的方式继续制造程序。尤其是，在半导体结构300沉积受应力材料层，并且接着如图1d与图2f所示实施UV固化程序。应领会的是，金属硅化物层353未因为沉积受应力材料层及/或实施UV固化而凝聚成团簇。随后，在半导体结构300上沉积夹层介电层并且接着进行蚀刻，以便打开曝露金属硅化物层353与362b的预定部分的贯孔开口。最后，可用例如钨的金属填充开口，以便对源极与漏极区以及晶体管350的栅极电极材料形成电接触。
[0088]因此，本发明提供制造P通道FET的方法，其中SiGe是完全移除自P通道FET的源极与漏极区。按照这个方式，可对应于源极与漏极区形成毗连并且相连于半导体层的金属硅化物层。接触源极与漏极区的金属硅化物层从而不含锗或其浓度可忽略，这使得其在以高温加热半导体结构稳定。所以，源极与漏极区之上的金属硅化物层在硅化后以高温进行加热步骤时未凝聚。
[0089]本发明尤其有利于，但不受限于，制造含通道SiGe层用于调制晶体管的功函数的P通道FETs。举例而言，从32纳米技术开始，使用栅极先制高k/金属栅极程序的实现是必要的。此外，本发明在制造含通道SiGe层并且于通道区的端部的主动区中无内嵌式SiGe的P通道FETs时找到有利的应用。
[0090]以上所揭示的特殊具体实施例仅属描述性，正如本发明可以所属领域的技术人员所明显知道的不同但均等方式予以改进并且实践而具有本文的指导效益。例如，前述制程步骤可用不同顺序实施。另外，除了作为权利要求书中所述，对于本文所示构造或设计的细节无限制用意。因此，得以证实以上所揭示特殊具体实施例可予以改变或改进并且所有此等变化皆视为落于本发明的范畴及精神内。因此，本文所谋求的保护如权利要求书中所提。
【权利要求】
1.一种形成经调整以形成为P通道FET的半导体结构的方法，该方法包含: 形成包含至少一主动区的半导体层，该半导体层包含上表面； 在该半导体层的该上表面上沉积半导体合金层； 在该半导体合金层上形成栅极电极结构； 移除该半导体合金层的一或多个预定部分，以便曝露该半导体层的一或多个表面部分；以及 形成与该半导体层形成界面的金属硅化物层，该金属硅化物层形成是在移除该半导体合金层的该一或多个预定部分之后进行。
2.如权利要求1所述的方法，其中该半导体层包含硅。
3.如权利要求1所述的方法，其中该半导体合金层包含硅/锗合金。
4.如权利要求1所述的方法，其中该半导体合金层具有范围约6至10纳米的厚度。
5.如权利要求1所述的方法，其中自该半导体合金层移除该一或多个预定部分包含该半导体合金层未位于该栅极结构下面的一或多个部分。
6.如权利要求 1所述的方法，其中移除该半导体合金层的该一或多个预定部分的该步骤是通过等向性蚀刻予以进行。
7.如权利要求1所述的方法，更包含在该半导体层的该主动区中形成源极区与漏极区。
8.如权利要求7所述的方法，其中形成该源极区与该漏极区的该步骤是在移除该半导体合金层的该一或多个预定部分的该步骤之前进行。
9.如权利要求7所述的方法，其中形成该源极区与该漏极区的该步骤至少部分地于移除该半导体合金层的该一或多个预定部分的该步骤之后以及沉积耐火层之前进行。
10.如权利要求7所述的方法，其中该半导体合金层的该一或多个预定移除部分包含该半导体合金层直接位在该源极区与该漏极区上的所有部分。
11.如权利要求1所述的方法，更包含在该半导体层的该一或多个曝露表面部分上沉积耐火金属层，沉积该耐火金属层的该步骤是在移除该半导体合金层的该一或多个预定部分的该步骤之后以及形成该金属硅化物层的该步骤之前进行。
12.如权利要求1所述的方法，更包含在该半导体结构的所述曝露表面上沉积受应力材料层，该受应力材料层的该沉积是在形成该金属硅化物层的该步骤之后进行。
13.如权利要求12所述的方法，其中沉积受应力材料层的该步骤后进行UV固化。
14.如权利要求1所述的方法，更包含在该半导体结构的所述曝露表面上沉积介电材料层，该介电材料层的该沉积是在形成该金属硅化物层的该步骤之后进行。
15.如权利要求1所述的方法，更包含形成曝露该金属硅化物层的预定部分的多个贯孔开口。
16.如权利要求15所述的方法，更包含用一或多种导电材料填充该多个开口的该开□。
17.一种半导体装置，其包含: 包含至少一主动区的半导体层，该半导体层包含上表面； 在该半导体层的该上表面上形成的半导体合金层； 至少部分地形成于该半导体合金层上的栅极电极结构；以及为了与该半导体层形成界面而形成的金属硅化物层。
18.如权利要求17所述的半导体装置，其中该半导体材料包含硅。
19.如权利要求17所述 的半导体装置，其中该半导体合金层包含硅/锗合金。
【文档编号】H01L21/283GK104037074SQ201410077243
【公开日】2014年9月10日 申请日期:2014年3月4日 优先权日:2013年3月4日
【发明者】S·弗莱克豪斯基, R·里克特, J·亨治尔 申请人:格罗方德半导体公司
【专利摘要】本发明涉及用于无内嵌式SiGe的HKMG技术中的改良型硅化物形成，在形成尖端P通道晶体管时，半导体合金层形成于包括晶体管主动区的半导体层的表面上。当金属硅化物层相连于此半导体合金层而形成时，观察到金属硅化物层凝聚至隔离团簇内。为了解决这个问题，本发明提出一种方法及一种半导体装置，其中半导体合金层位在晶体管的源极与漏极区上的部分在形成金属硅化物层前予以移除。按照此方式，所形成的金属硅化物层是相连于半导体层而未相连于半导体合金层。
【专利说明】用于无内嵌式S i Ge的HKMG技术中的改良型硅化物形成
【技术领域】
[0001]基本上，本揭露是关于集成电路，并且更尤指包含硅/锗合金层沉积在晶体管的主动区表面上的晶体管。
【背景技术】
[0002]电子设备朝向愈加复杂集成电路的持续趋势是要求减小电子装置的尺寸，以便达到愈来愈高的集成密度。
[0003]晶体管在目前的集成电路中为主导性电路元件。在目前可得如微处理器、CPUs、存储晶片及诸如此类的复杂集成电路中，目前可提供数百万个晶体管。接着至关重要的是，为了实现高集成密度，集成电路中所含括晶体管的典型尺寸具有尽可能小的典型尺寸。
[0004]在各种集成电路制造技术中，CMOS技术目前是最有前途的方法，因为其能够依据操作速度、功率消耗及成本效益生产特性优越的装置。在CMOS电路中，互补式晶体管，也就是P通道晶体管与N通道晶体管，是用于形成如反相器和其它逻辑栅之类的电路元件以设计高度复杂的电路总成。在使用CMOS技术制造复杂集成电路期间，百万个晶体管，也就是N通道晶体管与P通道晶体管，是于衬底所支撑的半导体层内所界定的主动区中形成。
[0005]目前，大部分集成电路形成于其中的层件是由可以结晶、多晶或非晶形式提供的硅所制成。举例来说，可将如掺杂原子或离子等其它材料引进原始半导体层。
[0006]MOS晶体管或一般讲的场效晶体管，无论考虑的是N通道晶体管或P通道晶体管，都包含以同种类掺质高度掺杂的源极与漏极区。接着，在漏极与源极间布置反相或弱式掺杂通道区。通道区的导电性，也就是导电通道的驱动电流能力，可受于通道区附近所形成并且通过薄绝缘层与其分离的栅极电极所控制。除了别的之外，通道区的导电性还取决于电荷载子的迁移率，以及介于源极与漏极区之间，沿着晶体管宽度方向，也称为通道长度的距离。例如，通过缩减通道长度，得以降低通道电阻率。因此，可通过缩减晶体管通道长度而提升晶体管的切换速度并且使其驱动电流更高。
[0007]然而，无法无限制缩减晶体管通道长度而不引发其它问题。例如，栅极电极与通道间的电容随着通道长度缩减而降低。此效应接着必须通过缩减栅极与通道间的绝缘层的厚度而予以补偿。例如，对于大约80纳米(nm)的栅极长度而言，高速晶体管元件中可必需有基于2纳米厚度的二氧化硅的栅极介电材料。然而，绝缘层如此小的厚度可能导致漏电流增加，此漏电流是由穿过极薄栅极介电材料的电荷载子的热载子注射及直接穿隧所造成。由于基于栅极介电材料的二氧化硅的厚度进一步缩减可逐渐变得不符合尖端集成电路的热功率要求，已开发其它替代方案，用于提升通道区的电荷载子迁移率，借以另外增强场效晶体管的总体效能。
[0008]就这一点来说，一种有前途的方法是在通道区内产生特定类型的应变，理由在于硅中的电荷载子迁移率强烈取决于结晶材料的应变情况。例如，对于基于硅的通道区的标准晶体组态，P通道晶体管中的压缩应变分量可导致优越的电洞迁移率，借以提升P通道晶体管的切换速度及驱动电流。[0009]在基于硅的晶体管中，具有晶体结构如同硅但晶格常数稍高的半导体合金可用于在PFET晶体管的通道区中施加期望量的压缩应力。例如，可使用锗(Ge)浓度可变的硅/锗(SiGe)合金。
[0010]SiGe或其他半导体合金可用于以两种不同方式制造改良型P通道FETs。
[0011]一种方法的组成是将半导体合金内嵌于通道区的端部的主动区中。例如，在形成栅极电极结构后，可毗连主动区中的栅极电极结构侧向形成对应的凹部。从而形成的凹部接着可用硅/锗合金予以填充，其在硅材料上生长时，基本上经历内部压缩应变。此应变接着可在毗连的通道区中诱发对应的压缩应变分量。因此，过去已开发多个程序策略，以便在P通道晶体管的漏极与源极区中加入高应变硅/锗材料。上述方法中所使用的硅/锗或通称的半导体合金材料在下文中将分别称为“内嵌式SiGe "或“内嵌式半导体合金"。
[0012]或者或另外，可将薄SiGe层直接沉积在单晶硅层，以便形成PFET用的SiGe通道。半导体合金层主要是提供用于调制P通道FET的功函数。由于结晶Si与SiGe之间的晶格不匹配，Si表面上生长的薄SiGe层为高应变，其提升半导体合金层中的电洞迁移率。根据某些制造技术，通道区中的薄SiGe层需用于调制P通道FET的功函数。例如，情况就是根据栅极先制高k/金属栅极程序的实现，尤其是长度等于或小于32纳米的栅极电极。一般而言，如上所述的SiGe或半导体合金层在下文中将分别称为“通道SiGe层"或“通道半导体合金层"。
[0013]PFET制造期间使用如SiGe之类半导体合金时的已知问题是关于对应半导体结构表面曝露SiGe的部分形成“断续性(spotty)"金属娃化物,也就是非连续性。
[0014]较佳为镍硅化物(NiSi)的金属硅化物层是形成于半导体结构为了降低硅接触区的片电阻而呈电接触的表面部分上。然而，在对应于曝露SiGe的表面区而形成时，由于后续装置制造程序流程阶段期间半导体结构经受的热预算，已观察到硅化物层凝聚(agglomerate)以及团簇(cluster)。尤其是，如下文将阐明的是与SiGe形成界面(interface)的SiNi层,在形成SiNi层之后及/或形成受应力材料层于半导体结构曝露面顶部之后，于400-500°C温度范围进行加热步骤期间，倾向于凝聚成隔离团簇。
[0015]图1a表示如遵循先前技术教义所产生，包括通道SiGe层的典型PFET中，断续性SiNi层的形成。
[0016]图1a概要描述先进制造阶段中半导体结构100的剖面图。如图所示，装置100包含衬底101，如半导体材料等等，其上形成半导体层102。半导体层102通常由硅单晶所制成。半导体层102是侧切成多个主动区102a，要理解其为其中或其上有一个或多个晶体管形成的半导体区。为了方便起见，所示为单一主动区102a，其由浅沟槽隔离之类的隔离区102b予以侧向定界。取决于总体装置要求，衬底101以及例如初始提供作为硅材料的半导体层102，可在埋置型绝缘材料(图未示)直接形成于半导体层102下时，形成SOI (绝缘体上的硅)。在其它情况下，首先，当主体组态待用于装置100时，半导体层102代表衬底101的结晶材料的一部分。
[0017]半导体结构100包括形成于主动区102a中及上的P通道FET150。晶体管150包括形成于主动区102a中的高掺杂漏极与源极区151。漏极与源极区151也包括扩展区151e，其为决定通道区155长度的区域。
[0018]通常为SiGe层的半导体合金层104位于半导体层102上表面102u顶部。尤其是，SiGe层104是形成于主动区102a内硅层102的上表面102u上。半导体层102的上表面102u可对应主动区102a而内缩，以便容纳SiGe层104，如图1a所示。半导体合金层104是形成于娃上表面102u上，以至于其一部分包括于晶体管通道区155内，从而形成其一部分。因此，半导体合金104为通道半导体合金层。
[0019]晶体管150更包括栅极电极结构160，栅极电极结构160形成于通道半导体合金层104上，尤其是其上或曝露表面104u。栅极电极160例如按照长度及宽度可具有适当的几何组态。例如，栅极长度，也就是，图1a中栅极电极结构160的电极材料162的水平扩展，可等于或小于50纳米。绝缘层161将栅极电极材料162实体并且电性隔离自晶体管150的通道区155。
[0020]取决于栅极电极结构160的组态，可用不同方式形成绝缘层161及栅极电极材料162。例如，若栅极电极160为现有的氧化物/多晶硅栅极电极(polyS1N)，则栅极绝缘层161可形成自现有的栅极介电材料，举例如二氧化硅、硅氮氧化物等等，而栅极电极材料162则可包含多晶娃。或者,对于栅极电极结构160,较佳可为高k介电质/金属栅极电极(HKMG)组态。在此情况下，绝缘层161可为所属领域广为人知的高k栅极介电材料之一。对于高k材料，较佳的是介电常数“k "高于10的材料。栅极电极中当作绝缘层的高k材料实施例有钽氧化物(Ta2O5)、锶钛氧化物(SrT13)、铪氧化物(HfO2)、铪硅氧化物(HfS1)、错氧化物(ZrO2)等等。
[0021]栅极电极结构160也可具有栅极金属层162a，例如呈钽氮化物等等的形式，有可能结合功函数金属种类，如铝等等。栅极金属层162a通常形成于绝缘层161上方，借以调整适当的功函数和这样的晶体管150的阈值电压。此外，栅极电极结构160可由间隔物结构163予以侧向定界，其可包括一或多种介电材料，举例如硅氮化物、二氧化硅、硅氮氧化物等等。例如，结构163可包括适当的保护衬垫材料,用于侧向包封敏感栅极材料,如绝缘层161以及尤其是金属层162a。
[0022]图1b表示制造程序流程后续阶段中的半导体结构100，其中耐火金属层108是沉积在半导体结构的曝露面上。尤其是，使用合适的材料沉积程序，如化学气相沉积(CVD)、物理气相沉积(PVD)等等，将耐火金属层108沉积在半导体合金层104的上表面104u上。层件108包括一或多种经调整用以形成金属硅化物层的耐火金属，金属硅化物层是对应于半导体结构曝露栅极电极材料162及源极或漏极区151的部分。因此，耐火金属层108可包含例如一种金属，如镍、钛、钴等等。较佳的是，耐火金属层108包含镍。耐火金属层108也可包含钼，其在某些情况下可令镍单硅化物的形成更均匀。
[0023]在沉积耐火金属层108后，可进行热处理程序180，以便引发层件108中镍原子与在源极和漏极区151及栅极电极材料162那些与镍接触的区域中镍原子之间的化学反应，借以形成实质包含低电阻率镍单硅化物的镍硅化物区。热处理程序180基本上是一种两步骤程序。第一热处理步骤是在大约300_400°C的范围内进行大约30-90秒的时间周期。在第一热处理步骤之后，通过各种广为人知的蚀刻/清理程序之一自耐火金属层108选择性移除所有未反应镍材料。最后，在大约400-500°C的范围内进行大约30-90秒时间周期的第二热处理步骤。应注意的是，侧壁间隔物结构163和隔离区102b内含的硅材料实质未参与热处理程序180期间诱发的化学反应，因为其目前在那些特征中仅作为热稳定二氧化硅及/或硅氮化物材料。[0024]在图1c中，所示的是沉积耐火金属层108并且施用热处理180后的半导体结构100。由于热处理180,栅极电极材料162内已部分形成金属娃化物层162b以及栅极电极材料162顶部已部分形成金属硅化物层162b，其在沉积耐火金属层108之前予以曝露。类似地，金属硅化物层153已部分形成于半导体合金层104内并且部分形成于其上表面104u顶部，其在沉积耐火金属层108之前予以曝露。
[0025]如图1d所示，在形成金属硅化物层后，较佳为镍硅化物层162b和153，通过举例如电浆增强型化学气相沉积法(PECVD)之类广为人知的沉积技术，将材料层121沉积在半导体结构100的曝露面上。例如，可于大约400-500°C的温度，在范围大约300-1200毫托(mTorr)的压力下，进行受应力材料层121的沉积。
[0026]受应力材料层121包含介电材料，通常是硅氮化物(SiN)，对之后制造阶段期间(请参阅例如图1e)期间半导体结构100上方形成的介电材料层120具有蚀刻选择性。因此，受应力材料层121也作用为蚀刻终止层。
[0027]在沉积受应力材料层121之后，对半导体结构100施用UV固化程序182，以便增加硅氮化物受应力材料层121的拉伸应力，从而进一步增强晶体管元件150的总体速度及效能。UV固化182通常是在大约400-500°C的温度范围内进行。
[0028]已观察到的是，主要由于受应力材料层121和UV固化182的沉积，对应源极或漏极区151而与SiGe层104形成界面的镍硅化物层153倾向于凝聚成隔离团簇，从而在相邻团簇之间形成孔洞或空洞153a。因此，源极或漏极区151中的SiGe层104透过镍硅化物层153中的孔洞153a而与SiN受应力材料层121形成界面。
[0029]因此,金属娃化物层153倾向于凝聚,在形成金属娃化物层153之后以介于大约400-500°C的温度进行制造步骤期间而形成隔离团簇。
[0030]源极与漏极区151顶部上“断续性"，也就是簇生性，非连续性金属硅化物层153的存在，于制造半导体结构100期间属于高度不宜。由于金属硅化物153是为了降低晶体管150的接触电阻而特别予以提供，故断续性硅化物层的存在基本上降低总体导电性。此夕卜，金属硅化物层153中孔洞153a存在的可能负面结果是示于图1e中，其概要描述图1d所示步骤的后续制造程序步骤。
[0031]将夹层介电材料层120沉积在受应力材料层121上。可包含举例如二氧化硅(S12)之类任何适用介电材料的介电层120基本上是沉积为连续层。之后，在半导体结构100上进行如反应性离子蚀刻(RIE)之类的蚀刻程序184。可在结构100的表面上安置适当图案化蚀刻遮罩122后进行蚀刻184。进行蚀刻184以便形成贯孔开口 124与126，其分别曝露金属硅化物层153接触源极与漏极区151的部分以及金属硅化物层162b接触栅极电极材料162的部分。尤其是，可在两道后续步骤中进行蚀刻184。在第一步骤中，通过使用不影响受应力材料层121的选择性蚀刻移除部分介电层120。在蚀刻程序184的第二步骤中，移除受应力材料层121位于开口 124与126底部的部分，以便分别曝露金属硅化物层153与162b的下面部分。
[0032]由于金属硅化物层153中存在孔洞153a，在蚀刻184的第二步骤期间，贯孔开口124在源极与漏极区151中及顶部仅可与镍硅化物153部分对齐，借此有可能导致产品缺陷。尤其是，蚀刻的第二步骤可能穿过孔洞153a深入主动区102a，借以在晶体管150的来源及/或漏极区151中形成通道124pt。[0033]在后续的制造步骤中，贯孔开口 124与126是以诸如钨的高导电性金属予以填充。若已在蚀刻184期间形成通道124pt，则其也以钨予以填充，从而形成所谓的接触“穿隧效应"，也就是，在源极或漏极区151内部延展的金属接触。接触“穿隧效应"显著改变晶体管150的特性，因为其甚至可经由不同晶体管的井区导致PN接面的完全短路以及毗连接触元件的短路。
[0034]因此，期望的是，接触源极与漏极区151的金属硅化物层153呈连续并且无孔洞或切口部分。
[0035]已认知的是，孔洞153a的存在与材料153内的高锗浓度强烈相关。此假设遵循对金属硅化物153的观察，在源极与漏极区151中及顶部所形成并且从而形成与SiGe层104的界面的金属硅化物153，倾向于在形成金属硅化物153后以高于大约400°C的温度进行任何加热处理时凝聚成团簇。相比之下，在实质由多晶硅材料162构成的栅极电极160的上部分中的镍硅化物层162b中沉积受应力材料层121或曝露于UV固化182的情况下未出现镍硅化物凝聚。因此，据信镍硅化物凝聚可能因锗的存在而产成，其可倾向于在紫外线曝照下或以高温加热以使微结构“不稳定(destabilize)"，借以出现某种程度的镍硅化物及/或硅/锗材料扩散。
[0036]避免在加入金属硅化物153后进行任何高温程序会导致劣等的装置特性，并且也会在为了制造复杂半导体装置而设计制造流程时限制总体灵活性。类似地，降低锗浓度也不太理想，即使对应降低锗浓度将受限于材料153的上部分也是这样，原因是，尤其在高度比例缩小的装置中，虽然如此，可观察通道区155中的总体应变明显降低，从而也降低晶体管150的总体效能。
[0037]已就含内嵌式SiGe的P通道FETs提出这些问题的解决方案，也就是，如以上所界定，通道区端部处内嵌于主动区中的半导体合金部分。解决方案包括使用具有较小锗浓度的“覆盖(cap)"层。其他解决方案提出在其中镍硅化物层于之后形成的内嵌式SiGe的表面部分内布植杂质离子，如碳及氮离子之类。此较后所述方法已在例如第US2012/0241816A1号及第US2012/0261725A1号美国专利申请案中予以提出。
[0038]然而，到目前为止，对于在结晶硅主动区顶部包括通道半导体合金层但无内嵌式半导体合金的P通道FETs，尚未提出方法。此类P通道FETs可例如根据栅极先制HKMG方法予以制造。
[0039]因此，本发明的一个目的在于为具有通道SiGe层但无内嵌式SiGe的P通道FETs提供改良型制造方法，其能够减轻或最小化以上所提的缺点及问题。尤其是，本发明提出制造具有通道SiGe层并且无内嵌式SiGe的P通道FET的方法，其使接触源极与漏极区的金属硅化物层免于在制造程序流程期间凝聚。
【发明内容】
[0040]下文介绍简化的
【发明内容】
，用以对本发明的若干方面有基本的了解。本综述不是本发明的详尽概观。目的在于识别本发明的主要或关键元件，或叙述本发明的范畴。其唯一目的在于以简化形式介绍若干概念，作为下文所述更详细说明的引言。
[0041]本发明是基于底下所述的创意，可在诱发形成接触FET源极与漏极区的金属硅化物层之前，通过移除通道SiGe层不在栅极电极下面的部分、以及尤其是通道SiGe层位在FET源极与漏极区顶部的部分，改良含通道SiGe层并且较佳是无内嵌式SiGe层的P通道FET晶体管的制造方法。因此，提出经调整成为P通道FET的半导体结构的形成方法。本方法包括形成具有至少一主动区的半导体层，半导体层具有上表面，在半导体层的上表面上沉积半导体合金层，在半导体合金层上形成栅极电极结构，为了曝露半导体层的一或多个表面部分而移除半导体合金层的一或多个预定部分，以及在移除半导体合金层一或多个预定部分的步骤后，形成与半导体层形成界面的的金属硅化物层。
[0042]根据本发明的一个具体实施例，在栅极电极形成之后，并且在漏极与源极区至少一部分形成程序之前，移除通道SiGe层位在源极或漏极区上的部分。
[0043]根据本发明另一具体实施例，在形成漏极与源极区以及其通过加热活化之后，并且在金属硅化物层形成之前，移除通道SiGe层位在源极或漏极区上的部分。
【专利附图】
【附图说明】
[0044]本揭露可配合附图参照底下说明予以理解，其中相称的参考元件符号视为相称的元件，以及其中:
[0045]图1a至图1e根据先前技术概要描述制造程序流程后续阶段期间含P通道晶体管的半导体结构的剖面图；
[0046]图2a至图2g根据本发明概要描述根据本方法一个具体实施例后续制造阶段期间半导体结构的剖面图；以及
[0047]图3a至图3d根据本发明概要描述根据本方法另一个具体实施例后续制造阶段期间半导体结构的剖面图。
[0048]尽管本文所揭示的专利标的(subject matter)易受各种改进和替代形式所影响，其特定具体实施例仍已通过图式中的实施例予以表示并且在本文中予以详述。然而，应理解的是，本文对特定具体实施例的说明其用意不在于限制本发明于所揭露的特殊形式，相反地，用意在于含括落于如申请专利范围所界定本发明精神与范畴内的所有改进、均等件、以及替代。
【具体实施方式】
[0049]底下说明的是本发明的各种描述性具体实施例。为了厘清，未在本说明书中说明实际实现的所有特征。当然将领会的是，在任何此实际具体实施例的研制中，必须施作许多实现特定性决策以达成研制者的特定目的，如符合系统相关与商业相关限制条件，其视实现而不同。再者，将领会的是，此研制计划可能复杂且耗时，不过却属本技术上具有普通技能者所从事具有本揭露效益的例行事务。
[0050]现在将参照【专利附图】
【附图说明】本专利标的。图式中所示意的各种结构、系统及装置其目的仅在于说明而非为了以所属领域技术人员所熟知的细节混淆本揭露。虽然如此，仍含括附图以说明并且解释本揭示的描述性实施例。应该理解并且解读本文的用字及词组与所属相关领域的技术人员所理解的用字及词组具有相容的意义。术语或词组的特殊定义，也就是，有别于所属领域技术人员所理解的普通及惯用意义的定义，用意是要通过本文对于术语或词组的一致性用法予以隐喻。就术语或词组用意在于具有特殊意义，也就是，不同于所属领域技术人员所理解的术语或词组，的方面来说，此特殊定义将在说明书中以直接并且明确提供术语或词组特殊定义的明确方式予以清楚提出。
[0051]应注意的是,在适当情况下,说明图2a至图2g以及图3a至图3d所示各个元件时用到的参考元件符号实质对应于以上图1a至图1e所示对应的元件，不同的是，对应特征的前置元件符号已由“I "改为“2 "或由“I "改为“3 "。例如，半导体装置“100 "对应于半导体装置“200 "与“300 "，栅极绝缘层“161 "对应于栅极绝缘层“261 "与“361 "，栅极电极“160 "对应于栅极电极“260 "与“360 "，以此类推。因此，用于识别现揭专利标的若干元件的参考元件符号名称可示于图2a至图2g及/或图3a至图3d中，但可不在下文揭露中予以具体说明。在那些情况下，应了解的是，图2a至图2g及/或图3a至图3d所示未在下面详述的标号元件与其在图1a至图1e中所示并且在上面所提相关揭露中所述的相称标号对应件实质对应。
[0052]类似地，图3a至图3d中用到的参考元件符号实质对应于说明图2a至图2g中所示对应元件时用到的参考元件符号，不同的是，前置元件符号已由“2 "改为“3 "。例如，图3a至图3d中的半导体合金层“304 "对应于图2a至图2g中的半导体合金层“204 "，图3d中的金属硅化物层353对应于图2e至图2g中的金属硅化物层253，图3c中的蚀刻372对应于图2c中的蚀刻272。
[0053]此外，应了解的是，除非另有具体指示，如“上"、“下"、“之上"、“毗连于"、“上面"、“下面"、“上方"、“底下"、“顶部"、“底部"、“垂直"、“水平"等等可用于下面说明的相对定位性或方向性术语应鉴于术语相对于引用图示中组件或元件说明的标准既日用意义予以解释。例如，参照图2b中所示半导体装置200的概要横截面，应了解的是，栅极电极结构260是形成于主动区202a与半导体合金层204 “上面"，以及半导体层202位于半导体合金层204 “下面"或“底下"。类似地，也应注意的是，侧壁间隔物结构263是“田比连于"栅极电极材料262的侧壁而置，而在特殊情况下，间隔物结构263在那些具体实施例中可位于栅极电极材料262的侧壁“之上"，其中其它层件或结构未插置于其之间。
[0054]图2a至图2g根据本发明的第一具体实施例表示半导体结构200及其制造方法。
[0055]图2a表示早期制造阶段期间的半导体结构200。表示的是半导体层202，其中主动区202a已予以建立。虽然未表示，了解的是，可在衬底之上形成半导体结构200，如上面引用图1a至图1e所述。如引用装置100所示，取决于总体程序及装置要求，可代表任何适当载子材料的衬底及半导体层202可形成SOI组态或主体组态。此外，可通过隔离区侧向划定多个主动区。为了方便起见，在图2a中描述单一主动区202a。在所示的具体实施例中，主动区202a可对应于P通道晶体管的主动区而予以形成于主动区202a之中及上面。
[0056]在一个具体实施例中，半导体层202包含硅。在特定具体实施例中，半导体层202包含单晶硅。
[0057]半导体层202具有上表面202u，其上通过任何合适的层件沉积技术形成通道半导体合金层204。半导体合金层204主要是提供用于调制P通道FET的功函数，从而调整其阈值电压，如上面所述。通道半导体合金层204在使用FET通道区长度等于或小于32纳米的栅极先制HKMG技术时尤其必要。
[0058]较佳的是，半导体合金层204包含锗浓度介于10%至30%之间的硅/锗(SiGe)。半导体合金层204的厚度范围可为5至50纳米，较佳是6至10纳米。
[0059]在沉积半导体合金层204之后，将栅极电极结构260形成于半导体合金层204之上，如图2b所示。栅极电极结构260包括栅极电极材料262，其可包含硅，例如，多晶硅。此夕卜，栅极电极结构260在半导体层202主动区202a中晶体管通道区255与栅极电极材料262之间设有介电绝缘层261。如引用图1a在上面所述，栅极电极结构260可为现有的氧化物/多晶硅栅极电极。较佳的是，可根据HKMG组态以及尤其根据栅极先制HKMG技术形成栅极电极结构260。
[0060]形成栅极电极结构260后，可进行一或多道布植程序，以便形成源极或漏极区的高掺杂扩展区251e，如图2b所示。因此，得以界定晶体管250的通道区255。
[0061]由于栅极电极结构260是在半导体层202的上表面202u上已沉积半导体合金层204之后予以形成，故一部分半导体合金层204位于栅极电极结构260下面或底下，而半导体合金层204的剩余部分则依然曝露于半导体结构200的表面。因此，若如图1b概要所示在结构200的曝露表面上沉积耐火金属层，则金属层将与半导体合金层204部分形成界面。所以，上述硅化程序将形成(例如断续性镍硅化物层的)断续性金属硅化物。
[0062]为了避免形成对应于晶体管源极与漏极区的断续性镍硅化物层，本发明提出将通道半导体合金层204的所有曝露部分移除。换句话说，本发明提出将半导体合金层204所有未位于栅极电极结构260底下并且从而未遭受屏蔽的部分移除。
[0063]如图2c所示，根据本发明具体实施例的方法提出在栅极电极260形成后对半导体结构200的表面实施蚀刻272，以便移除半导体合金层204所有不在栅极电极260下面的部分。在实施蚀刻272之前，可令间隔物263稍微侧向展开。尤其是，若已为了形成扩展区251e而用合适的杂质布植一部分半导体合金层204，则可扩大间隔物263，以至于栅极电极260在半导体合金层204所含一部分扩展区251上方扩展。
[0064]蚀刻272较佳是可通过举例如RIE之类建置良好的技术予以进行的等向性蚀刻。可调整蚀刻272的参数，使半导体结构200已移除表面层的厚度大约等于半导体合金层204的厚度。尤其是，根据本发明的具体实施例，得以调整蚀刻272的参数，使厚度介于6至10纳米之间的表面层移除自半导体结构200。因此，半导体合金层204是对应于所有其不在栅极电极260底下并且未遭栅极电极260屏蔽的部分通过蚀刻272予以移除，而半导体层202则实质不受蚀刻272影响，但至多对于厚度不大于约I纳米的薄表面层除外。尤其是，半导体合金层204所有位在扩展区251e顶部的部分都通过蚀刻272予以移除。
[0065]由于蚀刻272，半导体层202的表面部分得以曝露。应领会的是，由于调整蚀刻272的参数，所曝露的表面理想是半导体层202其上先前已沉积半导体合金层204的相同原始上表面202u。然而，由于对蚀刻参数的容限，蚀刻272可能移除原始半导体层202的薄表面层，从而还有原始上表面202u。无论如何，建置良好的蚀刻程序有足够的精确度令半导体层202由蚀刻272曝露的表面至多偏离半导体层202原始上表面202u大约I纳米的距离。
[0066]进行蚀刻272之后，制造程序流程按照现有方式持续进行。
[0067]如图2d所示，进行蚀刻272之后，可完成或进行源极与漏极区251的形成。尤其是，可在半导体层202的主动区202a中形成源极与漏极区251的深度区251d。在形成深度区251d之前，可为了符合总体程序及装置要求而进一步扩大间隔物结构263。可为了加入漏极与源极掺质种类、或许反向掺杂的种类等等，例如通过进行布植程序，以任何适当的制造策略为基础，形成漏极与源极区251。之后，可为了重新结晶化布植诱发型破坏并且活化掺杂剂，实施适当的退火程序。特定量掺杂种类的扩散可能导因于退火程序的实施。图2e概要表示半导体结构200已进行活化退火后的情形。
[0068]在源极与漏极区151形成后，程序流程继续在半导体结构200的表面上沉积耐火金属层(图未示)，如图1b所示以及上面引用图1b所述。耐火金属较佳是包含镍。
[0069]应领会的是，图2d所不在半导体结构200的表面上沉积耐火金属时,金属仅沉积在曝露半导体层202的半导体(例如娃)的表面部分、栅极电极材料262 (例如,多晶娃)或间隔物263的介电质上。因此，耐火金属层无部分沉积在SiGe之类的半导体合金上或与如SiGe的半导体合金形成界面。
[0070]沉积耐火金属层之后，实施类似于图1b所示并引用图1b所述热处理180的硅化程序。图2e表示硅化程序后的半导体结构200。由于所实施的热处理，金属半导体层262b是形成于栅极电极260边缘之上，以及金属半导体层253是对应于源极/漏极区251而形成。金属半导体层253与262b较佳为镍硅化物层，但其仍可包括其他种类。
[0071]可为了对源极与漏极区251形成一或多个接触区而在半导体层202中及/或之上部分地形成金属硅化物层253。金属硅化物层253是毗连于半导体层202。因此，金属硅化物层253与半导体层202形成界面，其可由结晶硅所制成。尤其是，金属硅化物层253使得其仅与半导体结构200形成界面的部分为半导体层200及间隔物263的底部表面部分。金属硅化物层253无任何部分与半导体合金形成界面。
[0072]由于金属半导体层253偏离并且空间隔离自半导体结构所有含SiGe的部分，以及尤其是自半导体合金层204，故金属硅化物层253内部无锗杂质。因此，金属硅化物层253在制造流程后续阶段期间，将不经受如有关先前技术已知程序所述的凝聚程序。
[0073]如图2f所示，硅化物层253与262b形成后，在半导体结构200的表面上沉积受应力材料层221。随后，如上面引用图1d所述，以范围由400至500°C的温度实施UV固化程序282。对照所属领域已知的制造方法，接触源极与漏极区251的金属硅化物层253未凝聚，并且未在沉积受应力材料层221及实施UV固化282时产生断续层(spotty layer)。此主要发生原因在于金属硅化物层253中无锗或其浓度可忽略。
[0074]图2g表示图2f所示后续制造程序流程阶段。已在受应力材料层221上沉积夹层介电层220。蚀刻284接着例如透过图案化遮罩222予以实施，以便形成贯孔开口 224与226。开口 224曝露金属半导体层253接触源极与漏极区251的预定部分。另一方面，贯孔开口 226曝露金属半导体层262b接触栅极电极材料262的预定部分。
[0075]由于金属硅化物层253具连续性并且不具有任何孔洞或切口部分，蚀刻284按照要求终止于金属硅化物层253的上表面。依此方式，得以防止形成在晶体管250的源极与漏极区251内部延展的接触穿隧效应发生。
[0076]最后，可用例如钨之类的金属填充贯孔开口 224与226，以便对源极与漏极区251以及对晶体管250的栅极电极材料262形成电接触。
[0077]因此，根据本发明的第一具体实施例，提出制造P通道FET的方法，其中其包含SiGe的部分以及尤其是通道SiGe层是与半导体结构上沉积的耐火金属层完全隔离。尤其是，耐火金属层沉积在源极与漏极区顶部的部分是与任何SiGe结构部分完全隔离并且仅与硅形成界面。因此，在耐火金属层硅化时，Btt连于晶体管的源极与漏极区的金属硅化物层不含锗。由于硅化阶段后以高温进行加热程序，这使接触源极与漏极区的金属硅化物层免于凝聚成隔离团簇。[0078]图3a至图3d根据本发明概要表示本方法的第二具体实施例，其中P通道FET是根据现有的制造程序流程予以产生，以及通道半导体合金层的预定部分是在现有制造程序结束时进行活化加热步骤之后予以移除。
[0079]图3a表示对应于图2b所示制造阶段期间含P通道FET350的半导体结构300。
[0080]已在半导体层302的上表面302u之上形成半导体合金层304,较佳是包含SiGe。半导体合金层304的厚度可落在大约5至50纳米的范围内，以及较佳是在大约6至10纳米的范围内。半导体层302，较佳是结晶硅，设有至少一其中及顶部待形成晶体管350的主动区302a。栅极电极结构360接着已在半导体合金层304之上形成。栅极电极结构360包含栅极电极材料362、绝缘层361以及任选的栅极金属层362a。栅极电极结构360接着受限于间隔物363。接着可如上面所述，形成晶体管350的源极与漏极区的扩展区351e。
[0081]随后，如图3b所示，可扩大间隔物363，并且可通过形成源极与漏极区351的深度区351d而完成主动区302a中的源极与漏极区351的形成。之后，如所属领域已知并且如上面引用图2d所述，可为进行退火步骤以便活化布植于源极与漏极区351中的掺杂种类。
[0082]在活化退火之后，根据所述具体实施例的方法提出进行蚀刻372，如图3c所示。蚀刻372可用相同方式予以进行，以及具有类似于图2c所示并且引用图2c所述蚀刻272的目的。因此，蚀刻372较佳呈等向性，以及可例如通过RIE予以进行。得以进行蚀刻372以至于半导体结构300的需移除表面层的厚度大约等于半导体合金层304的厚度。因此，例如，可调整蚀刻372的参数而得以自半导体结构300移除厚度介于约6至10纳米之间的表面层。因此，半导体合金层304是对应于所有其不在栅极电极360底下且未遭栅极电极360屏蔽的部分通过蚀刻372予以移除，而半导体层302实质不受蚀刻372所影响，不同的是，对于薄表面层大部分不厚于约I纳米。尤其是，通过蚀刻372移除半导体合金层304所有位在源极与漏极区351顶部的部分。
[0083]又，根据第二具体实施例，蚀刻372曝露半导体层302的表面，其如同或极靠近上已沉积半导体合金层304的原始上表面302u。通过说明曝露的表面“极靠近"半导体层的原始上表面，要了解的是，在这个及前述具体实施例中，蚀刻372无法个别移除厚于约I纳米的半导体层302的表层。
[0084]实施蚀刻372后，举例如图1b中所示，在半导体结构300的曝露表面上沉积耐火金属层(图未示)。耐火金属层较佳是包含镍。
[0085]接着实施图1b中参考元件符号180所示并且引用所述的硅化步骤，以便得到金属硅化物层件362b及353 (请参阅图3d)。接触源极与漏极区351的金属硅化物层353与半导体层302形成宽面积界面。此外，金属硅化物层353与半导体合金层304朝外曝露的侧部分形成小面积界面。
[0086]按照这个方式，锗对金属硅化物层353的扩散受限于金属硅化物层353与半导体合金层304之间有限的界面面积。
[0087]按照类似图1d至图1e及图2f至图2g所示的方式继续制造程序。尤其是，在半导体结构300沉积受应力材料层，并且接着如图1d与图2f所示实施UV固化程序。应领会的是，金属硅化物层353未因为沉积受应力材料层及/或实施UV固化而凝聚成团簇。随后，在半导体结构300上沉积夹层介电层并且接着进行蚀刻，以便打开曝露金属硅化物层353与362b的预定部分的贯孔开口。最后，可用例如钨的金属填充开口，以便对源极与漏极区以及晶体管350的栅极电极材料形成电接触。
[0088]因此，本发明提供制造P通道FET的方法，其中SiGe是完全移除自P通道FET的源极与漏极区。按照这个方式，可对应于源极与漏极区形成毗连并且相连于半导体层的金属硅化物层。接触源极与漏极区的金属硅化物层从而不含锗或其浓度可忽略，这使得其在以高温加热半导体结构稳定。所以，源极与漏极区之上的金属硅化物层在硅化后以高温进行加热步骤时未凝聚。
[0089]本发明尤其有利于，但不受限于，制造含通道SiGe层用于调制晶体管的功函数的P通道FETs。举例而言，从32纳米技术开始，使用栅极先制高k/金属栅极程序的实现是必要的。此外，本发明在制造含通道SiGe层并且于通道区的端部的主动区中无内嵌式SiGe的P通道FETs时找到有利的应用。
[0090]以上所揭示的特殊具体实施例仅属描述性，正如本发明可以所属领域的技术人员所明显知道的不同但均等方式予以改进并且实践而具有本文的指导效益。例如，前述制程步骤可用不同顺序实施。另外，除了作为权利要求书中所述，对于本文所示构造或设计的细节无限制用意。因此，得以证实以上所揭示特殊具体实施例可予以改变或改进并且所有此等变化皆视为落于本发明的范畴及精神内。因此，本文所谋求的保护如权利要求书中所提。
【权利要求】
1.一种形成经调整以形成为P通道FET的半导体结构的方法，该方法包含: 形成包含至少一主动区的半导体层，该半导体层包含上表面； 在该半导体层的该上表面上沉积半导体合金层； 在该半导体合金层上形成栅极电极结构； 移除该半导体合金层的一或多个预定部分，以便曝露该半导体层的一或多个表面部分；以及 形成与该半导体层形成界面的金属硅化物层，该金属硅化物层形成是在移除该半导体合金层的该一或多个预定部分之后进行。
2.如权利要求1所述的方法，其中该半导体层包含硅。
3.如权利要求1所述的方法，其中该半导体合金层包含硅/锗合金。
4.如权利要求1所述的方法，其中该半导体合金层具有范围约6至10纳米的厚度。
5.如权利要求1所述的方法，其中自该半导体合金层移除该一或多个预定部分包含该半导体合金层未位于该栅极结构下面的一或多个部分。
6.如权利要求 1所述的方法，其中移除该半导体合金层的该一或多个预定部分的该步骤是通过等向性蚀刻予以进行。
7.如权利要求1所述的方法，更包含在该半导体层的该主动区中形成源极区与漏极区。
8.如权利要求7所述的方法，其中形成该源极区与该漏极区的该步骤是在移除该半导体合金层的该一或多个预定部分的该步骤之前进行。
9.如权利要求7所述的方法，其中形成该源极区与该漏极区的该步骤至少部分地于移除该半导体合金层的该一或多个预定部分的该步骤之后以及沉积耐火层之前进行。
10.如权利要求7所述的方法，其中该半导体合金层的该一或多个预定移除部分包含该半导体合金层直接位在该源极区与该漏极区上的所有部分。
11.如权利要求1所述的方法，更包含在该半导体层的该一或多个曝露表面部分上沉积耐火金属层，沉积该耐火金属层的该步骤是在移除该半导体合金层的该一或多个预定部分的该步骤之后以及形成该金属硅化物层的该步骤之前进行。
12.如权利要求1所述的方法，更包含在该半导体结构的所述曝露表面上沉积受应力材料层，该受应力材料层的该沉积是在形成该金属硅化物层的该步骤之后进行。
13.如权利要求12所述的方法，其中沉积受应力材料层的该步骤后进行UV固化。
14.如权利要求1所述的方法，更包含在该半导体结构的所述曝露表面上沉积介电材料层，该介电材料层的该沉积是在形成该金属硅化物层的该步骤之后进行。
15.如权利要求1所述的方法，更包含形成曝露该金属硅化物层的预定部分的多个贯孔开口。
16.如权利要求15所述的方法，更包含用一或多种导电材料填充该多个开口的该开□。
17.一种半导体装置，其包含: 包含至少一主动区的半导体层，该半导体层包含上表面； 在该半导体层的该上表面上形成的半导体合金层； 至少部分地形成于该半导体合金层上的栅极电极结构；以及为了与该半导体层形成界面而形成的金属硅化物层。
18.如权利要求17所述的半导体装置，其中该半导体材料包含硅。
19.如权利要求17所述 的半导体装置，其中该半导体合金层包含硅/锗合金。
【文档编号】H01L21/283GK104037074SQ201410077243
【公开日】2014年9月10日 申请日期:2014年3月4日 优先权日:2013年3月4日
【发明者】S·弗莱克豪斯基, R·里克特, J·亨治尔 申请人:格罗方德半导体公司
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