P型沟道闪存器件及其制造方法
【专利摘要】一种P型沟道闪存器件之制造方法，包括：步骤S1：通过离子注入工艺形成N阱，并沉积遂穿氧化层、第一多晶硅浮栅结构和氮化硅层；步骤S2：通过干法刻蚀工艺形成浅沟槽隔离；步骤S3：通过高深宽比工艺对浅沟槽隔离进行二氧化硅介质层填充；步骤S4：通过湿法刻蚀部分去除二氧化硅介质层，并沉积ONO介电氧化层；步骤S5：淀积第二多晶硅控制栅结构；步骤S6：通过干法刻蚀工艺刻蚀形成控制栅极和浮栅；步骤S7：源极区和所述漏极区注入不同剂量P型掺杂。本发明在P型沟道存储器件的基础上采用自对准浅沟槽隔离工艺，不仅增加器件存储密度，而且通过采用较高的浮栅，增强器件的电压耦合效应，进而实现读取速度快、功耗低等功效。
【专利说明】P型沟道闪存器件及其制造方法
【技术领域】
[0001]本发明涉及半导体【技术领域】，尤其涉及一种P型沟道闪存器件及其制造方法。
【背景技术】
[0002]在半导体器件中非易失存储器(Non-volatile Memory, NVM)的应用十分广泛,其特点是在断电后仍可保存存储的数据。最早的非易失存储器为可擦写可编程只读存储器(Erasable Programmable Read Only Memory, EPROM),其编程采用热电子注入,擦除采用 UV紫外光。但是，所述可擦写可编程只读存储器需用石英玻璃进行UV紫外光擦除，成本高昂。
[0003]为了降低制造成本，现利用FN隧穿效应进行电学擦除的电可擦可编程只读存储器(Electrically Erasable Programmable Read Only Memory, EEPR0M),当电子注入并存储于浮栅中时代表信息“O” ；当电子从浮栅中被擦除时代表信息“ I ”。显然地，所述电可擦可编程只读存储器较可擦写可编程存储器成本低，但是所述电可擦可编程只读存储器的编程和擦除需逐字节(Byte)进行，速度过低。
[0004]为了提高器件读取速度，在所述电可擦可编程只读存储器的器件结构上进行了电路设计改进，并研发出现有常用的快闪存储器(Flash EEPR0M)，使得多个存储单元(Cell)能同时进行编程和擦除。
[0005]所述现有的快闪存储器和EEPROM—样，编程均采用热电子注入方式(ChannelHot Electron Injection, CHEI)。为了产生热电子,通常要求在所述栅极和所述漏极施加高电压。由于热电子注入本身的物理特性，其耗电大，载流子注入效率低，与当今市场之低功耗的需求严重相悖，故而缺陷被进一步凸显。另一方面，为了提高载流子注入效率，本领域技术人员提出了利用分栅结构的源端热电子注入方法(Source-side Channel HotElectron, SSCHE)，及利用FN隧穿进行编程的2T闪存单元。但是，所述工艺技术均采用N型沟道的闪存器件。
[0006]P型沟道快闪存储器最早由Hsu.，et al等提出，所述P型沟道快闪存储器与所述传统的N型沟道快闪存储器不同，所述传统的N型沟道快闪存储器工作是在电流饱和区间，而所述P型沟道快闪存储器是工作在反偏区，故功耗大为下降。同时所述P型沟道快闪存储器利用电子隧穿效应，读取速度快，在当今具有越来越重要的市场应用前景。
[0007]显然地，作为本领域技术人员容易理解地，为了进行技术推广和满足市场需求，所述P沟道快闪存储器在提高存储密度，改善器件之电压耦合效率(Couple Ratio),以及加快器件读取速度等方面还有待进一步提闻。
[0008]故针对现有技术存在的问题，本案设计人凭借从事此行业多年的经验，积极研究改良，于是有了本发明一种P型沟道闪存器件及其制造方法。
【发明内容】
[0009]本发明是针对现有技术中，传统的P沟道快闪存储器在提高存储密度，改善器件之电压稱合效率(Couple Ratio),以及加快器件读取速度等方面还有待进一步提高等缺陷提供一种P型沟道闪存器件。
[0010]本发明之又一目的是针对现有技术中，传统的P沟道快闪存储器在提高存储密度，改善器件之电压耦合效率(Couple Ratio),以及加快器件读取速度等方面还有待进一步提闻等缺陷提供一种P型沟道闪存器件的制造方法。
[0011 ] 为了解决上述问题，本发明提供一种P型沟道闪存器件，所述P型沟道闪存器件包括:N阱，所述N阱设置在晶向为〈110〉的P型硅片上；浮栅，所述浮栅与所述N阱通过所述遂穿氧化层间隔设置；P型掺杂源极区和P型掺杂漏极区，所述P型掺杂源极区和P型掺杂漏极区分别设置在所述浮栅之两侧；控制栅极，所述控制栅极通过所述ONO介电氧化层间隔设置在所述浮栅上。
[0012]可选地，所述遂穿氧化层的厚度范围为6?12nm，所述浮栅的厚度为60?120nm，所述控制栅极的厚度为150?250nm，所述浮栅和所述控制栅极之间的ONO介电氧化层的厚度为10?20nm。
[0013]可选地，所述源极区注入BF2，所述漏极区注入B。
[0014]为实现本发明之又一目的，本发明提供一种P型沟道闪存器件之制造方法，所述方法包括:
[0015]执行步骤S1:通过离子注入工艺形成所述N阱，并在所述N阱上依次沉积形成所述遂穿氧化层、第一多晶硅浮栅结构和氮化硅层；
[0016]执行步骤S2:通过干法刻蚀工艺形成所述浅沟槽隔离；
[0017]执行步骤S3:通过所述高深宽比工艺(High Aspect Ratio Process, HARP)对所述浅沟槽隔离进行二氧化硅介质层填充；
[0018]执行步骤S4:通过湿法刻蚀部分去除所述二氧化硅介质层，并沉积所述ONO(Oxide-Nitride-Oxide)介电氧化层；
[0019]执行步骤S5:在所述第一多晶硅浮栅结构和所述ONO介电氧化层之异于所述N阱的一侧淀积所述第二多晶硅控制栅结构；
[0020]执行步骤S6:通过干法刻蚀工艺对所述第二多晶硅控制栅结构进行刻蚀形成所述控制栅极，对所述第一多晶硅浮栅结构进行刻蚀形成所述浮栅；
[0021]执行步骤S7:在所述浮栅之源极区和所述漏极区分别注入不同剂量之P型掺杂，以完成所述P型沟道闪存器件的制造。
[0022]可选地，所述N阱采用磷离子注入，共计三道注入。
[0023]可选地,所述遂穿氧化层和所述ONO (Oxide-Nitride-Oxide)介电氧化层均采用原位蒸汽生成法(In-Situ Steam Generation, ISSG)工艺。
[0024]可选地，所述二氧化硅介质层的部分刻蚀量以不因刻蚀过少使得电压耦合效率不够，不因刻蚀过多降低器件的隔离效果为限。
[0025]可选地，所述源极区注入BF2,所述漏极区注入B，在离子注入完毕后进行退火，实现离子激化，以完成所述P型沟道闪存器件的制造。
[0026]综上所述，本发明所述P型沟道闪存器件的制造方法在所述P型沟道存储器件的基础上采用自对准浅沟槽隔离工艺，不仅增加器件存储密度，使其存储单元面积约为2F2，而且通过采用较高的浮栅(60?120nm)，极大的增强了器件的电压耦合效应，进而实现电压耦合效率高、读取速度快、功耗低，以及存储密度大等功效。【专利附图】
【附图说明】
[0027]图1所示为本发明P型沟道闪存器件的制造方法之流程图；
[0028]图2所示为本发明P型沟道闪存器件的电子扫描图谱；
[0029]图3 (a)?3 (g)所示为本发明P型沟道闪存器件的制造之阶段性结构示意图。【具体实施方式】
[0030]为详细说明本发明创造的技术内容、构造特征、所达成目的及功效，下面将结合实施例并配合附图予以详细说明。
[0031]请参阅图1，图1所示为本发明P型沟道闪存器件的制造方法之流程图。所述P型沟道闪存器件的制造方法包括以下步骤，
[0032]执行步骤S1:通过离子注入工艺形成所述N阱，并在所述N阱上依次沉积形成所述遂穿氧化层、第一多晶硅浮栅结构和氮化硅层；
[0033]执行步骤S2:通过干法刻蚀工艺形成所述浅沟槽隔离；
[0034]执行步骤S3:通过所述高深宽比工艺(High Aspect Ratio Process, HARP)对所述浅沟槽隔离进行二氧化硅介质层填充；
[0035]执行步骤S4:通过湿法刻蚀部分去除所述二氧化硅介质层，并沉积所述ONO(Oxide-Nitride-Oxide)介电氧化层；
[0036]执行步骤S5:在所述第一多晶硅浮栅结构和所述ONO介电氧化层之异于所述N阱的一侧淀积所述第二多晶硅控制栅结构；
[0037]执行步骤S6:通过干法刻蚀工艺对所述第二多晶硅控制栅结构进行刻蚀形成所述控制栅极，对所述第一多晶硅浮栅结构进行刻蚀形成所述浮栅；
[0038]执行步骤S7:在所述浮栅之源极区和所述漏极区分别注入不同剂量之P型掺杂，以完成所述P型沟道闪存器件的制造。
[0039]为更直观的揭露本发明之技术方案，凸显本发明之有益效果，现结合具体的实施方式进行阐述，在【具体实施方式】中所涉及的具体材料成分、厚度范围仅为列举，可获等同等功效之材料亦属于本发明主张的范围，不应视为对本技术方案的限制。
[0040]请参阅图2、图3 (a)?3 (g)，图2所示为本发明P型沟道闪存器件的电子扫描图谱。图3 (a)?3 (g)所示为本发明P型沟道闪存器件的制造之阶段性结构示意图。所述P型沟道闪存器件I包括:N阱11 ;浮栅121，所述浮栅121与所述N阱11通过所述遂穿氧化层13间隔设置；P型掺杂源极区122和P型掺杂漏极区123，所述P型掺杂源极区122和P型掺杂漏极区123分别设置在所述浮栅121之两侧；控制栅极141，所述控制栅极141通过所述ONO介电氧化层15间隔设置在所述浮栅121上。
[0041]本发明所述P型沟道闪存器件I的制造方法，包括以下步骤:
[0042]执行步骤S1:通过离子注入工艺形成所述N阱11，并在所述N阱11上依次沉积形成所述遂穿氧化层13、第一多晶硅浮栅结构12和氮化硅层16 ；
[0043]非限制性地，在本发明中采用P型衬底，晶向为〈110〉的硅片进行后续工艺流程。在所述步骤SI中，所述N阱11采用磷离子注入，共计三道注入，用以进行器件阈值电压调节和器件隔离，防止漏电；作为具体地实施方式，所述遂穿氧化层13的厚度为6?12nm ;所述第一多晶硅浮栅结构12的厚度为60?120nm。所述遂穿氧化层13采用原位蒸汽生成法(In-Situ Steam Generation, ISSG)工艺,用以改善膜层质量,提高闪存器件的可靠性。
[0044]执行步骤S2:通过干法刻蚀工艺形成所述浅沟槽隔离17 ；
[0045]更具体地，在刻蚀形成所述浅沟槽隔离17的同时，进一步刻蚀所述有源区10、遂穿氧化层13、第一多晶硅浮栅结构12和氮化硅层16，并确保刻蚀后的所述形貌和所述浅沟槽隔离17之深度。
[0046]执行步骤S3:通过所述高深宽比工艺(High Aspect Ratio Process, HARP)对所述浅沟槽隔离17进行二氧化硅介质层18填充；
[0047]执行步骤S4:通过湿法刻蚀部分去除所述二氧化硅介质层18，并沉积所述ONO(Oxide-Nitride-Oxide)介电氧化层 15 ；
[0048]更优选地，对所述二氧化硅介质层18的部分刻蚀量进行优化，以不因刻蚀过少使得电压耦合效率不够，不因刻蚀过多降低器件的隔离效果为宜。所述ONO介电氧化层15采用原位蒸汽生成法(In-Situ Steam Generation, ISSG)工艺,用以改善膜层质量,提高闪存器件的可靠性。
[0049]执行步骤S5:在所述第一多晶硅浮栅结构12和所述ONO介电氧化层15之异于所述N阱11的一侧淀积所述第二多晶硅控制栅结构14 ；
[0050]其中，介于所述第二多晶硅控制栅结构14和所述第一多晶硅浮栅结构12之间的ONO介电氧化层15的厚度为10?20nm。
[0051]执行步骤S6:通过干法刻蚀工艺对所述第二多晶硅控制栅结构14进行刻蚀形成所述控制栅极141，对所述第一多晶硅浮栅结构12进行刻蚀形成所述浮栅121 ；
[0052]更具体地，所述浮栅121的厚度为60?120nm ;所述控制栅极141的厚度为150?250nm ;所述浮栅121和所述控制栅极141之间的ONO介电氧化层15的厚度为10?20nm。
[0053]执行步骤S7:在所述浮栅121之源极区122和所述漏极区123分别注入不同剂量之P型掺杂，以完成所述P型沟道闪存器件I的制造。
[0054]更具体地，在所述源极区122注入BF2,在所述漏极区注入B，在离子注入完毕后进行退火，实现离子激化，以完成所述P型沟道闪存器件I的制造。
[0055]作为本领域技术人员，容易理解地，本发明所述P型沟道闪存器件的制造方法在所述P型沟道存储器件的基础上采用自对准浅沟槽隔离工艺，不仅增加器件存储密度，使其存储单元面积约为2F2，而且通过采用较高的浮栅(60?120nm)，极大的增强了器件的电压耦合效应，进而实现电压耦合效率高、读取速度快、功耗低，以及存储密度大等功效。
[0056]综上所述，本发明所述P型沟道闪存器件的制造方法在所述P型沟道存储器件的基础上采用自对准浅沟槽隔离工艺，不仅增加器件存储密度，使其存储单元面积约为2F2，而且通过采用较高的浮栅(60?120nm)，极大的增强了器件的电压耦合效应，进而实现电压耦合效率高、读取速度快、功耗低，以及存储密度大等功效。
[0057]本领域技术人员均应了解，在不脱离本发明的精神或范围的情况下，可以对本发明进行各种修改和变型。因而，如果任何修改或变型落入所附权利要求书及等同物的保护范围内时，认为本发明涵盖这些修改和变型。
【权利要求】
1.一种P型沟道闪存器件，其特征在于，所述P型沟道闪存器件包括: N阱，所述N阱设置在晶向为〈110〉的P型硅片上； 浮栅，所述浮栅与所述N阱通过所述遂穿氧化层间隔设置； P型掺杂源极区和P型掺杂漏极区，所述P型掺杂源极区和P型掺杂漏极区分别设置在所述浮栅之两侧； 控制栅极，所述控制栅极通过所述ONO介电氧化层间隔设置在所述浮栅上。
2.如权利要求1所述的P型沟道闪存器件，其特征在于，所述遂穿氧化层的厚度范围为6?12nm,所述浮栅的厚度为60?90nm,所述控制栅极的厚度为150?250nm,所述浮栅和所述控制栅极之间的ONO介电氧化层的厚度为10?20nm。
3.如权利要求1所述的P型沟道闪存器件，其特征在于，所述源极区注入BF2,所述漏极区注入B。
4.一种如权利要求1所述的P型沟道闪存器件之制造方法，其特征在于，所述方法包括: 执行步骤S1:通过离子注入工艺形成所述N阱，并在所述N阱上依次沉积形成所述遂穿氧化层、第一多晶硅浮栅结构和氮化硅层； 执行步骤S2:通过干法刻蚀工艺形成所述浅沟槽隔离； 执行步骤S3:通过所述高深宽比工艺(High Aspect Ratio Process, HARP)对所述浅沟槽隔离进行二氧化硅介质层填充； 执行步骤S4:通过湿法刻蚀部分去除所述二氧化硅介质层，并沉积所述ONO(Oxide-Nitride-Oxide)介电氧化层； 执行步骤S5:在所述第一多晶硅浮栅结构和所述ONO介电氧化层之异于所述N阱的一侧淀积所述第二多晶硅控制栅结构； 执行步骤S6:通过干法刻蚀工艺对所述第二多晶硅控制栅结构进行刻蚀形成所述控制栅极，对所述第一多晶硅浮栅结构进行刻蚀形成所述浮栅； 执行步骤S7:在所述浮栅之源极区和所述漏极区分别注入不同剂量之P型掺杂，以完成所述P型沟道闪存器件的制造。
5.如权利要求4所述的P型沟道闪存器件之制造方法，其特征在于，所述N阱采用磷离子注入，共计三道注入。
6.如权利要求4所述的P型沟道闪存器件之制造方法，其特征在于，所述遂穿氧化层和所述ONO (Oxide-Nitride-Oxide)介电氧化层均采用原位蒸汽生成法(In-Situ SteamGeneration, ISSG)工艺。
7.如权利要求4所述的P型沟道闪存器件之制造方法，其特征在于，所述二氧化硅介质层的部分刻蚀量以不因刻蚀过少使得电压耦合效率不够，不因刻蚀过多降低器件的隔离效果为限。
8.如权利要求4所述的P型沟道闪存器件之制造方法，其特征在于，所述源极区注入BF2，所述漏极区注入B，在离子注入完毕后进行退火，实现离子激化，以完成所述P型沟道闪存器件的制造。
【文档编号】H01L21/28GK103872059SQ201410110060
【公开日】2014年6月18日 申请日期:2014年3月24日 优先权日:2014年3月24日
【发明者】陈精纬, 陈广龙, 黄海辉 申请人:上海华力微电子有限公司