半导体元件的制作方法
【专利摘要】本发明提供静电电容小且导通电阻低的半导体元件。实施方式的半导体元件具有：第1二极管，第1阴极与流过电流的信号线电连接；第2二极管，具有第2阳极和第2阴极，与所述第1二极管并联地连接，并且所述第2阳极与所述信号线连接；第3二极管，以与所述第2二极管串联地连接的方式，第3阴极与所述第2阴极连接，并且具有比所述第1二极管以及所述第2二极管高的静电电容；以及第4二极管，以与所述第1二极管串联地连接的方式，第4阳极与所述第1阴极连接。
【专利说明】半导体元件
[0001]关联申请
[0002]本申请享受以日本专利申请2013-137229号(申请日:2013年6月28日)为基础申请的优先权。本申请通过参照该基础申请而包括基础申请的全部内容。
【技术领域】
[0003]本发明的实施方式涉及半导体元件。
【背景技术】
[0004]经由接口实施信息处理装置之间的信息交换。接口经由输入输出端子与信息处理装置内的集成电路电连接。因此，集成电路由于来自输入输出端子的ESD(Electrc) StaticDischarge:静电放电)而存在破坏的危险。为了保护集成电路免受ESD的影响，在信息处理装置内在输入输出端子与接地端子之间连接ESD保护器件。为了保护集成电路免受过电压的影响，将ESD保护器件的耐压设定为比输入输出信号的电压稍高的值。例如，在输入输出信号的电压是5V的情况下，将ESD保护器件的耐压设定为7V左右。
[0005]越降低ESD保护器件的耐压，ESD保护器件所具有的静电电容越大。如果ESD保护器件的静电电容变大，则阻抗降低，输入输出信号经由ESD保护器件泄漏。在接口中传播的信号的频率越高，阻抗越进一步降低。因此，要求降低ESD保护器件的静电电容。
[0006]但是，ESD保护器件由二极管构成。因此，为了降低静电电容，需要减小二极管的p-n结面积，但相反地导通(ON)电阻变高。如果ESD保护器件的导通电阻变高，则在发生了 ESD时，在ESD保护器件中流过的电流减少，在集成电路侧流过的电流增加。其结果，具有ESD保护器件的信息处理装置的ESD耐受量降低。强烈要求提供静电电容小且导通电阻低的ESD保护器件。
【发明内容】
[0007]本发明提供静电电容小且导通电阻低的半导体元件。
[0008]本发明的实施方式涉及的半导体元件，具有--第I阳极层；第I阴极层，设置于所述第I阳极层上；第I导电类型的第2半导体层，包围所述第I阴极层，设置于所述第I阳极层上；第4阴极层，设置于所述第I阴极层的表面；第4阳极层，设置于所述第I阴极层与所述第4阴极层之间；第2阴极层，设置于所述第I阳极层上；第2导电类型的第3半导体层，包围所述第2阴极层，设置于所述第I阳极层上；第3阴极层，设置于所述第2阴极层以及所述第3半导体层与所述第I阳极层之间，具有比所述第2阴极层的第2导电类型杂质浓度高的第2导电类型杂质浓度；第2阳极层，设置于所述第2阴极层上；第I电极，与所述第I阳极层电连接；以及第2电极，与所述第4阴极层和所述第2阳极层电连接。
[0009]本发明的实施方式涉及的半导体元件，具有--第I阳极层；第I阴极层，设置于所述第I阳极层上；第2阴极层，设置于所述第I阳极层上；第I导电类型的第2半导体层，包围所述第2阴极层，设置于所述第I阳极层上；第4阴极层，设置于所述第2阴极层的表面；第4阳极层，设置于所述第2阴极层与所述第4阴极层之间；第3阴极层，设置于所述第2阴极层以及所述第3半导体层与所述第1阳极层之间，具有比所述第2阴极层的第2导电类型杂质浓度高的第2导电类型杂质浓度；第2阳极层，设置于所述第2阴极层上；第1电极，与所述第1阳极层电连接；以及第2电极，与所述第1阴极层和所述第2阳极层电连接。
[0010]本发明的实施方式涉及的半导体元件，具有:第1 二极管，第1阴极与流过电流的信号线电连接；第2 二极管，具有第2阳极和第2阴极，与所述第1 二极管并联连接，并且所述第2阳极与所述信号线连接；第3 二极管，以与所述第2 二极管串联地连接的方式，第3阴极与所述第2阴极连接，并且具有比所述第1 二极管以及所述第2 二极管高的静电电容；以及第4 二极管，以与所述第1 二极管或者所述第2 二极管串联地连接的方式，第4阳极与所述第1阴极或者所述第2阴极连接。
【专利附图】
【附图说明】
[0011]图1是第1实施方式的半导体元件的等效电路。
[0012]图2是第1实施方式的半导体元件的俯视图。
[0013]图3是示出图2的A-A’线处的剖面的剖面图。
[0014]图4是第2实施方式的半导体元件的等效电路。
[0015]图5是第2实施方式的半导体元件的剖面图。
【具体实施方式】
[0016]以下，参照附图，说明本发明的实施方式。在实施方式中的说明中使用的图是用于使说明变得容易的示意性的图，图中的各要素的形状、尺寸、大小关系等在实际的实施时未必限于如图示那样，能够在可得到本发明的效果的范围内适当地变更。将第1导电类型设为P型，将第2导电类型设为η型而进行说明，但还能够分别设为与其相反的导电类型。作为半导体，以硅(Si)为一个例子进行说明，但还能够应用于碳化硅(SiC)、氮化镓(GaN)等化合物半导体。作为绝缘膜，以氧化硅(Si02)为一个例子进行说明，但还能够使用氮化硅(SiN)、氮氧化硅(SiNO)、氧化铝(A1203)等其他绝缘体。在将η型的导电类型记载为n+、n、n_的情况下，设为η型杂质浓度按照该顺序而变低。在ρ型中，也同样地，ρ型杂质浓度按照ρ+、ρ、ρ1^顺序而变低。
[0017](第1实施方式)
[0018]使用图1?图3，说明本发明的第1实施方式的半导体元件100。图1示出第1实施方式的半导体元件的等效电路、图2示出第1实施方式的半导体元件的俯视图、图3示出表示有图2的Α-Α’线处的剖面的剖面图。在图2的俯视图中，将绝缘层12和第2电极14省略而图示。
[0019]如图1所示，本实施方式的半导体元件100设置于例如信号线与接地端子之间，该信号线从输入输出端子连接到电路部。在对信号线施加了超过针对电路部内的输入输出信号的额定的电压时，过剩电荷经由半导体元件100释放到接地端子。即，过剩电荷在图1中从第2端子2向第1端子1流动。由此，即使在输入输出信号线中发生了 ESD(EleCtix)Static Discharge),也通过半导体元件100保护电路部免受ESD的影响。
[0020]第1实施方式的半导体元件100具备第1端子1、第2端子2、二极管D1 (第1 二极管)、二极管D2 (第2 二极管)、齐纳二极管D3以及二极管D4 (第4 二极管)。第I端子I与接地端子电连接。第2端子2与连接到电路部的信号线电连接。
[0021]二极管Dl的阳极与第I端子I电连接。二极管Dl的阴极与二极管D4的阳极电连接。二极管D4的阴极与第2端子2电连接。二极管D2的阳极与第2端子2电连接。二极管D2的阴极与齐纳二极管D3的阴极电连接。齐纳二极管D3的阳极与第I端子I电连接。
[0022]此处，二极管Dl具有静电电容Cl、二极管D2具有静电电容C2、齐纳二极管D3具有静电电容C3、以及二极管D4具有静电电容C4。此时，D3是齐纳二极管，所以静电电容C3具有远大于Cl、C2、以及C4的值。
[0023]如果对信号线施加了负的过电压，则经由二极管Dl发生ESD。另外，如果对信号线施加了正的过电压，则在超过了齐纳二极管D3的耐压时，经由二极管D2以及齐纳二极管D3发生ESD。因此，通过半导体元件100保护电路部而免受负的电压以及齐纳二极管D3的耐压以上的正的电压的影响。例如，在输入输出信号是5V的情况下，以使齐纳二极管D3的耐压成为7V左右的方式设计齐纳二极管D3。
[0024]齐纳二极管D3能够单独用作ESD保护器件。但是，关于齐纳二极管D3，其耐压远高于二极管Dl以及二极管D2的耐压，所以具有远大于二极管D1、二极管D2以及二极管D4的静电电容。因此，如果输入输出信号的频率变高，则针对齐纳二极管D3的输入输出信号的阻抗变得极其小。其结果，输入输出信号经由齐纳二极管D3泄漏，所以齐纳二极管D3无法单独地用作以高频进行动作的设备的ESD保护器件。
[0025]在本实施方式的半导体元件100中，如上所述，具有二极管D1、二极管D2、齐纳二极管D3以及二极管D4。二极管D2和齐纳二极管D3被串联地连接，所以即使齐纳二极管D3的静电电容大，也不对半导体元件100的静电电容的值造成影响。另外，二极管Dl以及二极管D4与二极管D2并联地连接，所以半导体元件100的静电电容是二极管Dl的静电电容和二极管D2的静电电容、以及二极管D4的静电电容之和。因此，在本实施方式的半导体元件100中，S卩使根据齐纳二极管D3而将耐压设定得较低，由于静电电容由二极管D1、二极管D2以及二极管D4决定，所以静电电容的值也被维持得较小。
[0026]使用图2以及图3，说明本实施方式的半导体元件100的具体的构造。本实施方式的半导体元件100具备第I端子1、第2端子2、第I阳极层3、第3阴极层4、n_型第I半导体层5(第I半导体层)、p型第2半导体层6(第2半导体层)、n型第3半导体层7(第3半导体层)、第I阴极层8、第2阴极层9、n+型接触层10、第2阳极层11、绝缘层12、第I电极13、第2电极14、第4阳极层15以及第4阴极层16。上述各半导体层由例如硅构成。
[0027]第3阴极层4设置于第I阳极层3上的一部分。第3阴极层4的η型杂质浓度是例如1\1019?1\102°/(^3。另外，第3阴极层4被成型为具有规定的平面图案(例如矩形形状)。第I阳极层3的P型杂质浓度是例如IX 118?IX 1019/cm3。在P型杂质中，例如，使用硼(B)。另外，在η型杂质中，例如，使用磷(P)、砷(As)。
[0028]η_型第I半导体层5以覆盖第3阴极层4的方式在第I阳极层3上外延生长。η_型第I半导体层5具有比第3阴极层4的η型杂质浓度低的η型杂质浓度。η—型第I半导体层5的η型杂质浓度是例如I X 114?I X 11Vcm30
[0029]P型第2半导体层6从η_型第I半导体层5的表面框状地贯通η_型第I半导体层5，与第1阳极层3电连接。S卩，如图2所示，ρ型第2半导体层6在n_型第1半导体层5的表面具有四方的框状的形状，以四方的框状的状态在垂直方向在ιΓ型第1半导体层5中延伸，到达第1阳极层3的上表面。另外，在本实施方式中，为了简化说明，将ρ型第2半导体层6的平面形状设为了四方的框状，但ρ型第2半导体层6平面形状不限于四方的框状。Ρ型第2半导体层6的ρ型杂质浓度是例如1 X 1018?1 X 1019/cm3。
[0030]在本实施方式中，ρ型第2半导体层6是通过例如从η—型第1半导体层5的表面离子注入Ρ型杂质，之后利用热处理使Ρ型杂质扩散而成型了的Ρ型杂质扩散层。但是，不限于此。Ρ型第2半导体层6还能够设为通过气相生长而埋入到贯通η_型第1半导体层5的四方的框状的沟槽内的生长层。
[0031]由ρ型第2半导体层6包围的η_型第1半导体层5的一部分成为第1阴极层8。即，第1阴极层8是处于由ρ型第2半导体层6构成的在垂直方向上延伸的框的内侧的η_型第1半导体层5的一部分。
[0032]第4阳极层15成为从第1阴极层8的表面到达其内部、且包围第1阴极层8的一部分的形状。另外，第4阳极层15的底部在第1阴极层8内部相连。S卩，如图2所示，第4阳极层15在η—型第1半导体层5的表面具有四方的框状的形状，以四方的框状的状态在垂直方向在η—型第1半导体层5中延伸。另外，在第1阴极层8内部，第4阳极层15的底部相连。另外，在本实施方式中，为了简化说明，将第4阳极层15的平面形状设为了四方的框状，但第4阳极层15平面形状不限于四方的框状。第4阳极层15的ρ型杂质浓度是例如 1Χ1018 ?lX1019/cm3。
[0033]由第4阳极层15包围的第1阴极层8的一部分成为第4阴极层16。S卩，第4阴极层16是处于由第4阳极层15构成的在垂直方向上延伸的框的内侧的第1阴极层8的一部分。
[0034]n+型接触层10设置于第4阴极层16的表面。n+型接触层10具有比第4阴极层16的η型杂质浓度高的η型杂质浓度。η+型接触层10的η型杂质浓度是例如1 X 1019?lX102°/cm3。η型第3半导体层7在n_型第1半导体层5内与ρ型第2半导体层6邻接。η型第3半导体层7从η—型第1半导体层5的表面框状地贯通η—型第1半导体层5，与第1阳极层3以及第3阴极层4电连接。S卩，如图2所示，η型第3半导体层7在η_型第1半导体层5的表面具有四方的框状的形状，以四方的框状的状态在垂直方向在η—型第1半导体层5中延伸，到达第1阳极层3以及第3阴极层4的上表面(η型第3半导体层7的框的内侧全部位于第3阴极层4上)。另外，在本实施方式中，为了简化说明，将η型第3半导体层7的平面形状设为了四方的框状，但η型第3半导体层7的平面形状不限于四方的框状。η型第3半导体层7的η型杂质浓度高于η—型第1半导体层5的η型杂质浓度，低于第3阴极层4的η型杂质浓度。η型第3半导体层7的η型杂质浓度是例如1 X 1018?1 X 1019/
3
cm ο
[0035]在本实施方式中，η型第3半导体层7是通过例如从η—型第1半导体层5的表面离子注入η型杂质，之后利用热处理使η型杂质扩散而成型了的η型杂质扩散层。但是，不限于此。η型第3半导体层7还能够设为通过气相生长埋入到贯通η_型第1半导体层5的四方的框状的沟槽内的生长层。
[0036]由η型第3半导体层7包围的η_型第1半导体层5的一部分成为第2阴极层9。即，第2阴极层9是处于由η型第3半导体层7构成的在垂直方向延伸的框的内侧的η_型第1半导体层5的一部分。
[0037]在与η_型第1半导体层5的表面平行的面内，第2阴极层9的整个区域经由第3阴极层4与第1阳极层3电连接。η型第3半导体层7沿着第3阴极层4的外周设置于第3阴极层4上以及第1阳极层3上。
[0038]在本实施方式中，第3阴极层4被成型为不向η型第3半导体层7的框的外侧露出，但不限于此。第3阴极层4也可以延伸至η型第3半导体层7的框的外侧的η—型第1半导体层5中。
[0039]第2阳极层11设置于第2阴极层9的表面。第2阳极层11具有比第1阳极层3的ρ型杂质浓度高的ρ型杂质浓度。第2阳极层11的ρ型杂质浓度是例如1Χ1019?lX 1020/cm3。
[0040]第1电极13与第1阳极层3连接。另外，第1端子1经由第1电极13与第1阳极层3电连接。
[0041]绝缘层12设置于n_型第1半导体层5、ρ型第2半导体层6、第1阴极层8、η型第3半导体层7、第2阴极层9、η+型接触层10以及第2阳极层11上。另外，第2电极14设置于绝缘层12上，经由绝缘层12的开口部将η+型接触层10和第2阳极层11电连接起来。第2端子2经由第2电极14与η+型接触层10和第2阳极层11电连接。
[0042]绝缘层12是例如氧化硅，但还能够设为氮化硅或者氮氧化硅等。另外，第2电极14以及第1电极13是例如铝或者铜等，但另外也能够设为一般的布线材料。
[0043]齐纳二极管D3由第1阳极层3和第3阴极层4构成。第1阳极层3是齐纳二极管D3的阳极层，第3阴极层4是齐纳二极管D3的阴极层。
[0044]二极管D2由第2阴极层9和第2阳极层11构成。第2阴极层9是二极管D2的阴极层，第2阳极层11是二极管D2的阳极层。二极管D2的阴极层(第2阴极层9)层叠在齐纳二极管D3的阴极层(第3阴极层4)上而直接电气地接合。其结果，二极管D2的阴极层与齐纳二极管D3的阴极层的接触电阻被降低。二极管D2的阳极层(第2阳极层11)经由第2电极14与第2端子2电连接。
[0045]另外，如上所述，第3阴极层4比η型第3半导体层7的框更向外侧延伸而成型，从而能够使第3阴极层4和第1阳极层3的ρ-η结的面积增加。由此，能够使齐纳二极管D3的导通电阻进一步降低。
[0046]二极管D1由第1阳极层3和第1阴极层8构成。第1阳极层3是二极管D1的阳极层，第1阴极层8是二极管D1的阴极层。二极管D1的阳极层(第1阳极层3)与齐纳二极管D3的阳极层(第1阳极层3)共通，且与第1端子1电连接。
[0047]二极管D4由第4阳极层15和第4阴极层16构成。第4阳极层15是二极管D4的阳极层，第4阴极层16是二极管D4的阴极层。二极管D4的阳极层(第4阳极层15)层叠在二极管D1的阴极层(第1阴极层8)上而直接电气地接合。其结果，二极管D1的阴极层和二极管D4的阳极层的接触电阻被降低。二极管D4的阴极层(第4阴极层16)经由η+型接触层10与第2电极14电连接，并经由第2电极14与二极管D2的阳极层(第2阳极层11)以及第2端子2电连接。
[0048]本实施方式的半导体元件100的耐压由齐纳二极管D3的耐压决定。齐纳二极管D3的耐压是通过第3阴极层4的η型杂质的浓度调节的。
[0049]说明本实施方式的半导体元件100的动作。如果对第2端子2施加了负的电压，则二极管Dl以及二极管D4成为导通状态。齐纳二极管D3成为导通状态，但二极管D2是截止(OFF)状态。其结果，电流从第I端子I经由第I电极13、第I阳极层3、第I阴极层8、第4阳极层15、第4阴极层16、n+型接触层10以及第2电极14而流入到第2端子2。半导体元件100针对负的ESD如上述那样地进行动作而保护电路部。
[0050]如果对第2端子2施加了正的电压，则在齐纳二极管D3的耐压以下的情况下，二极管D2成为导通状态，但二极管D1、二极管D4以及齐纳二极管D3成为截止状态。在半导体元件100的第I端子I以及第2端子2之间不流过电流，将施加电压作为输入信号而输入到电路。
[0051]如果第2端子2的正的施加电压超过齐纳二极管D3的耐压，则齐纳二极管D3以及二极管D2成为导通状态。其结果，电流从第2端子2经由第2电极14、第2阳极层11、第2阴极层9、第3阴极层4、第I阳极层3以及第I电极13而流入到第I端子I。半导体元件100针对正的ESD如上述那样地进行动作而保护电路部。
[0052]另外，如果齐纳二极管D3击穿了时的、齐纳二极管D3以及二极管D2的导通电阻高，则因ESD发生的电流不全部流过半导体元件，其中的一部分流入到电路部。即，半导体元件的ESD保护功能降低。在半导体元件100中期望导通电阻低。
[0053]接下来，说明本实施方式的半导体元件100的效果。在本实施方式的半导体元件100中，二极管D2和齐纳二极管D3被串联地连接，所以存在二极管D2和齐纳二极管D3的连接部的电阻变高的可能性。但是，作为二极管D2的阴极层的第2阴极层9被直接层叠在作为齐纳二极管D3的阴极层的第3阴极层4上。因此，能够抑制二极管D2的阴极层和齐纳二极管D3的阴极层的接触电阻增加，在本实施方式的半导体元件100中，能够降低针对正的ESD的导通电阻。
[0054]另外，关于本实施方式的半导体元件100的静电电容，如上所述，齐纳二极管D3和二极管D2串联地连接，二极管Dl和二极管D4串联地连接。串联地连接了的二极管D2和齐纳二极管D3的静电电容的和如以下的(I)式所示。此处，如上所述，静电电容C3具有充分大的值，所以二极管D2和齐纳二极管D3的静电电容的和成为与C2大致相同的值。
I
[0055]I Γ …⑴
C2 + C3
[0056]另一方面，串联地连接了的二极管Dl和二极管D4的静电电容的和如以下的(2)式所示。例如，在Cl和C4的值相等的情况下，二极管Dl和二极管D4的静电电容的和成为Cl (C4)的一半。
1Cl χ CA
[0057]I I = ri f4 ---(2)
Cl +C4
[0058]关于半导体元件100整体的静电电容，针对二极管Dl和二极管D4，并联地连接了二极管D2和齐纳二极管D3，所以通过式I与式2的和来求出。因此，通过对齐纳二极管D3串联连接二极管D2，半导体元件100的静电电容不受齐纳二极管D3的影响。二极管D1、二极管D2以及二极管D4的静电电容的值远小于齐纳二极管D3的静电电容。因此，能够降低本实施方式的半导体元件100整体表现的静电电容。
[0059]进而，二极管D2的阴极层(第2阴极层9)直接层叠在齐纳二极管D3的阴极层(第3阴极层4)的正上方，所以导通电阻被降低。
[0060]另外，在本实施方式的半导体元件100中，二极管D2在齐纳二极管D3的正上方层叠而成型。因此，相比于二极管D2以及齐纳二极管D3在第1阳极层3上在水平方向上排列成型的情况，能够减小半导体元件100的芯片面积。
[0061]另外，进一步地，在本实施方式的半导体元件100中，第3阴极层4具有不向η型第3半导体层7的框外露出的构造。但是，通过使第3阴极层4延伸至处于η型第3半导体层7的框的外侧的ιΓ型第1半导体层5中，能够增大齐纳二极管D3的ρ-η结的面积。其结果，齐纳二极管D3的导通电阻被降低，所以半导体元件100的导通电阻被进一步降低。其反面，齐纳二极管D3的静电电容增大，但如上所述，在本实施方式的半导体元件100中，几乎没有由该情况对半导体元件100的静电电容造成的影响。即使在此情况下，本实施方式的半导体元件100的静电电容也被维持得较小。
[0062]另外，在本实施方式中，对二极管D1仅串联地连接了二极管D4，并且，对齐纳二极管D3仅串联地连接了二极管D2。但是，串联地连接的二极管的数量不做特别限定。
[0063](第2实施方式)
[0064]使用图4、5，说明第2实施方式的半导体元件200。图4示出第2实施方式的半导体元件的等效电路、图5示出第2实施方式的半导体元件的剖面图。另外，对与在第1实施方式中说明过的结构相同的结构部分附加相同的参照编号或者记号而省略其说明。主要说明与第1实施方式的不同点。
[0065]如图5所示，在半导体元件200的情况下，二极管D4被串联地连接在二极管D2与齐纳二极管D3的之间。二极管D4的阳极与二极管D2的阴极连接，二极管D4的阴极与齐纳二极管D3的阴极连接。
[0066]使用图5，说明半导体元件200的详细的构造。在半导体元件200的情况下，被ρ型第2半导体层6包围了的第1阴极层8仅形成η+型接触层10。另一方面，在被η型第3半导体层7包围了的第3阴极层4中，第4阳极层15成为从第3阴极层4的表面到达至其内部、并包围第3阴极层4的一部分的形状。另外，第4阳极层15的底部在第3阴极层4的内部相连。即，第4阳极层15在第3阴极层4中延伸，在第3阴极层4内部第4阳极层15的底部相连。被第4阴极层15包围了的第3阴极层4成为第4阴极层16。另外，第2阳极层11设置于第4阴极层16的表面。
[0067]以上的点是半导体元件200与半导体元件100的不同点，关于该不同点以外的构造是相同的。
[0068]关于第2实施方式中的半导体元件200，也针对齐纳二极管D3并联连接具有比齐纳二极管D3小的静电电容的二极管D1，且串联连接具有比齐纳二极管D3小的静电电容的二极管D2以及二极管D4，从而半导体元件200的静电电容不受齐纳二极管D3的影响。其结果，能够使本实施方式的半导体元件100整体表现的静电电容降低。关于半导体元件200中的其他效果，也与半导体元件100相同。
[0069]虽然说明了本发明的几个实施方式，但这些实施方式仅为例示，并不意图限定发明的范围。这些新的实施方式能够以其他各种方式实施，能够在不脱离发明的要旨的范围内，进行各种省略、置换、变更。这些实施方式及其变形包含于发明的范围、要旨内，并且包含于权利要求书记载的发明和其均等范围内。
【权利要求】
1.一种半导体元件，其特征在于，具有: 第1阳极层； 第1阴极层，设置于所述第1阳极层上； 第1导电类型的第2半导体层，包围所述第1阴极层，设置于所述第1阳极层上； 第4阴极层，设置于所述第1阴极层的表面； 第4阳极层，设置于所述第1阴极层与所述第4阴极层之间； 第2阴极层，设置于所述第1阳极层上； 第2导电类型的第3半导体层，包围所述第2阴极层，设置于所述第1阳极层上； 第3阴极层，设置于所述第2阴极层以及所述第3半导体层与所述第1阳极层之间，具有比所述第2阴极层的第2导电类型杂质浓度高的第2导电类型杂质浓度； 第2阳极层，设置于所述第2阴极层上； 第1电极，与所述第1阳极层电连接；以及 第2电极，与所述第4阴极层和所述第2阳极层电连接。
2.—种半导体元件，其特征在于，具有: 第1阳极层； 第1阴极层，设置于所述第1阳极层上； 第2阴极层，设置于所述第1阳极层上； 第1导电类型的第2半导体层，包围所述第2阴极层，设置于所述第1阳极层上； 第4阴极层，设置于所述第2阴极层的表面； 第4阳极层，设置于所述第2阴极层与所述第4阴极层之间； 第3阴极层，设置于所述第2阴极层以及所述第3半导体层与所述第1阳极层之间，具有比所述第2阴极层的第2导电类型杂质浓度高的第2导电类型杂质浓度； 第2阳极层，设置于所述第2阴极层上； 第1电极，与所述第1阳极层电连接；以及 第2电极，与所述第1阴极层和所述第2阳极层电连接。
3.一种半导体元件，其特征在于，具有: 第1 二极管，第1阴极与流过电流的信号线电连接； 第2 二极管，具有第2阳极和第2阴极，与所述第1 二极管并联连接，并且所述第2阳极与所述信号线连接； 第3 二极管，以与所述第2 二极管串联地连接的方式，第3阴极与所述第2阴极连接，并且具有比所述第1二极管以及所述第2 二极管高的静电电容；以及 第4 二极管，以与所述第1 二极管或者所述第2 二极管串联地连接的方式，第4阳极与所述第1阴极或者所述第2阴极连接。
【文档编号】H01L27/02GK104253125SQ201410169264
【公开日】2014年12月31日 申请日期:2014年4月25日 优先权日:2013年6月28日
【发明者】川濑稔, 崔秀明, 细井重広 申请人:株式会社东芝