具有横向fet单元和场板的半导体器件及其制造方法

具有横向fet单元和场板的半导体器件及其制造方法
【专利摘要】本发明公开了一种制造半导体器件的方法，其包括在半导体鳍之间提供从第一表面延伸至半导体衬底之中的介电条状结构。提供覆盖第一区域的第一掩模，该第一区域包括介电条状结构的第一条状部分和半导体鳍的第一鳍部分。该第一掩模暴露包括第二条状部分和第二鳍部分的第二区域。通过引入杂质在第二鳍部分中形成沟道区/体区，其中第一掩模被用作注入掩模。使用基于第一掩模的蚀刻掩模，至少在第二条状部分中形成凹槽。
【专利说明】具有横向FET单元和场板的半导体器件及其制造方法

【技术领域】
[0001]本发明属于半导体领域，尤其是一种具有横向FET单元和场板的半导体器件及其制造方法。

【背景技术】
[0002]功率半导体器件比如功率MOSFET (金属氧化物半导体场效应晶体管，metal oxidesemiconductor field effect transistors)在阻断模式下维持高的击穿电压，并且在导电模式下具有低的导通电阻。在横向功率MOSFET中，负载电流在平行于半导体裸片的主表面的横向方向上流通。对于沟道宽度、栅电极、漂移区和接触，横向路径强加区域约束(arearestrict1n)，导致相对高的导通电阻RDSon。横向功率FinFET (鳍式场效应晶体管，finfield effect transistor)旨在通过在横向方向上扩展沟道宽度以减小导通电阻。亟需提供具有改进的电特性的横向功率半导体器件。


【发明内容】

[0003]根据一个实施例，一种制造半导体器件的方法包括:提供在半导体鳍(fin)之间从第一表面延伸至半导体衬底之中的介电条状结构(dielectric stripe structure)。提供覆盖第一区域的第一掩模，该第一区域包括介电条状结构的第一条状部分和半导体鳍的第一鳍部分。该第一掩模暴露包括第二条状部分和第二鳍部分的第二区域。通过引入杂质在第二鳍部分中形成沟道区/体区，其中第一掩模被用作注入掩模。使用基于第一掩模的蚀刻掩模，至少在第二条状部分中形成凹槽(recess groove)。
[0004]依照另一的实施例，一种半导体器件包括在半导体部分的第一区域中的埋置场板条(field plate stripe),其中场板条的纵轴平行于第一横向方向延伸,第一横向方向平行于半导体部分的第一表面。埋置单元条(cell stripe)包括在第一区域中的第一单元绝缘体(cell insulator)和在第二区域中的埋置栅电极，第二区域在第一横向方向上毗连第一区域。栅极介电体(gate dielectric)介电绝缘埋置栅电极与在相邻的单元条之间形成的半导体鳍。栅极介电体薄于第一单元绝缘体。
[0005]通过阅读下面的【具体实施方式】和参考附图，本领域的技术人员将领会其他的特征和优点。

【专利附图】

【附图说明】
[0006]附图被包括以提供对本发明的进一步理解，而且附图被包括在本说明书中并构成本说明书的一部分。【专利附图】

【附图说明】了本发明的实施例，并且和【具体实施方式】一起用于解释本发明的原理。通过参考下面的【具体实施方式】，能更好地理解并将容易领会本发明的其他的实施例和众多预期优点。
[0007]图1A是半导体衬底的部分的示意性平面图，用于说明使用第一掩模形成沟道区/体区之后的制造半导体器件的方法；
[0008]图1B是图1A的半导体衬底部分沿线B-B的示意性剖视图；
[0009]图1C是图1A的半导体衬底部分沿线C-C的示意性剖视图；
[0010]图2A是图1A的半导体衬底部分的示意性平面图，用于说明依照提供修整过的第一掩模的实施例制造半导体器件的方法；
[0011]图2B是图2A的半导体衬底部分沿线B-B的示意性剖视图；
[0012]图2C是图2A的半导体衬底部分沿线C-C的示意性剖视图；
[0013]图3A是依照实施例的半导体器件的部分的示意性横向剖视图，该实施例提供了具有场板和自对准漏极延伸的横向FinFET ；
[0014]图3B是图3A的半导体器件部分沿线A-B和线B-C的投影在同一平面上的示意性组合剖视图；
[0015]图4A是提供适形介电层(conformal dielectric layer)之后的半导体衬底的部分的示意性平面图，用于说明依照通过热氧化生长(thermal oxide growth)提供单元绝缘体的实施例制造半导体器件的方法；
[0016]图4B是图4A的半导体衬底部分沿线B-B的示意性剖视图；
[0017]图4C是图4A的半导体衬底部分沿线C-C的示意性剖视图；
[0018]图4D是图4A的半导体衬底部分沿线D-D的示意性剖视图；
[0019]图5A是通过第一掩模的开口引入杂质之后，图4A的半导体衬底部分的示意性平面图；
[0020]图5B是图5A的半导体衬底部分沿线B-B的示意性剖视图；
[0021]图5C是图5A的半导体衬底部分沿线C-C的示意性剖视图；
[0022]图是图5A的半导体衬底部分沿线D-D的示意性剖视图；
[0023]图6A是使用修整过的第一掩模作为蚀刻掩模在介电条状结构中形成凹槽之后，图5A的半导体衬底部分的示意性平面图；
[0024]图6B是图6A的半导体衬底部分沿线B-B的示意性剖视图；
[0025]图6C是图6A的半导体衬底部分沿线C-C的示意性剖视图；
[0026]图6D是图6A的半导体衬底部分沿线D-D的示意性剖视图；
[0027]图7A是提供源区之后，图6A的半导体衬底部分的示意性平面图；
[0028]图7B是图7A的半导体衬底部分沿线B-B的示意性剖视图；
[0029]图7C是图7A的半导体衬底部分沿线C-C的示意性剖视图；
[0030]图7D是图7A的半导体衬底部分沿线D-D的示意性剖视图；
[0031]图8A是形成栅极介电体之后，图7A的半导体衬底部分的示意性平面图；
[0032]图8B是图8A的半导体衬底部分沿线B-B的示意性剖视图；
[0033]图8C是图8A的半导体衬底部分沿线C-C的示意性剖视图；
[0034]图8D是图8A的半导体衬底部分沿线D-D的示意性剖视图；
[0035]图9A是形成栅极连接条(connect1n stripe)和场板连接条之后，图8A的半导体衬底部分的示意性平面图；
[0036]图9B是图9A的半导体衬底部分沿线B-B的示意性剖视图；
[0037]图9C是图9A的半导体衬底部分沿线C-C的示意性剖视图；
[0038]图9D是图9A的半导体衬底部分沿线D-D的示意性剖视图；
[0039]图1OA是沿栅极连接条和场板连接条形成绝缘间隔层(dielectric spacer)之后，图9A的半导体衬底部分的示意性平面图；
[0040]图1OB是图1OA的半导体衬底部分沿线B-B的示意性剖视图；
[0041]图1OC是图1OA的半导体衬底部分沿线C-C的示意性剖视图；
[0042]图1lA是引入接触沟槽(contact trench)之后，图1OB的半导体衬底部分的示意性首lJ视图;
[0043]图1lB是引入接触沟槽之后，图1OC的半导体衬底部分的示意性剖视图；
[0044]图12A是提供第一掩模之后的半导体衬底的部分的示意性平面图，用于说明通过使用用于定义体区/沟道区和接触条(contact stripe)两者的结合掩模(combinedmask)，制造具有自对准的源区和漏区的半导体器件的方法；
[0045]图12B是图12A的半导体衬底部分沿线B-B的示意性剖视图；
[0046]图12C是图12A的半导体衬底部分沿线C-C的示意性剖视图；
[0047]图12D是图12A的半导体衬底部分沿线D-D的示意性剖视图；
[0048]图13A是引入用于栅电极的凹槽之后，图12A的半导体衬底部分的示意性平面图；
[0049]图13B是图13A的半导体衬底部分沿线B-B的示意性剖视图；
[0050]图13C是图13A的半导体衬底部分沿线C-C的示意性剖视图；
[0051]图13D是图13A的半导体衬底部分沿线D-D的示意性剖视图；
[0052]图14A是提供栅极连接条和场板连接条之后，图13A的半导体衬底部分的示意性平面图；
[0053]图14B是图14A的半导体衬底部分沿线B-B的示意性剖视图；
[0054]图14C是图14A的半导体衬底部分沿线C-C的示意性剖视图；
[0055]图14D是图14A的半导体衬底部分沿线D-D的示意性剖视图；
[0056]图15A是引入接触沟槽之后，图14A的半导体衬底部分的示意性平面图；
[0057]图15B是图15A的半导体衬底部分沿线B-B的示意性剖视图；
[0058]图15C是图15A的半导体衬底部分沿线C-C的示意性剖视图；
[0059]图16A示出了形成单元沟槽、场板沟槽和接触沟槽之后，半导体衬底部分的示意性平面图和沿线A-B和线B-C的结合剖视图，用于说明使用用于单元沟槽、场板沟槽和接触沟槽的结合掩模，制造具有自对准至体区/沟道区的源区和漏区的半导体器件的方法；
[0060]图16B示出了用牺牲材料(sacrificial material)填充单元沟槽、场板沟槽和接触沟槽之后，图16A的半导体衬底部分的示意性平面图和沿线A-B和线B-C的结合剖视图；
[0061]图16C示出了使用第一掩模提供凹槽和体区/沟道区之后，图16B的半导体衬底部分的示意性平面图、沿线A-B和线B-C的结合剖视图以及沿线X-X的剖视图；
[0062]图16D示出了提供覆盖有源区域(active area)的第二掩模之后，图16C的半导体衬底部分的示意性平面图、沿线A-B和线B-C的结合剖视图以及沿线X-X的剖视图；
[0063]图16E示出了提供定义栅极连接条和场板连接条的第三掩模之后，图16D的半导体衬底部分的示意性平面图、沿线A-B和线B-C的结合剖视图以及沿线X-X的剖视图；
[0064]图16F示出了提供栅极连接条和场板连接条之后，图16E的半导体衬底部分的示意性平面图、沿线A-B和线B-C的结合剖视图以及沿线X-X的剖视图；
[0065]图16G示出了沉积非适形层(non-conformal layer)之后，图16F的半导体衬底部分的示意性平面图和沿线A-B和线B-C的结合剖视图；
[0066]图16H示出了提供源区和漏区之后，图16G的半导体衬底部分的示意性平面图和沿线A-B和线B-C的结合剖视图；
[0067]图161示出了提供接触阻挡衬垫(barrier liner)之后，对应于图16H的剖视图的示意性结合剖视图；
[0068]图16J示出了抛光接触结构的填充部分之后，对应于图161的剖视图的示意性结合剖视图；
[0069]图16K示出了提供金属层间连接(metal interlayer connect1n)之后，图16J的半导体衬底部分的示意性平面图和结合剖视图；
[0070]图17示出了根据另一个实施例的半导体衬底部分的示意性平面图和沿线A-B和线B-C的结合剖视图，用于说明用于如图16A至图16K所说明的方法的单元沟槽、场板沟槽、接触沟槽的替代布置。

【具体实施方式】
[0071]在下面的【具体实施方式】参考了附图，附图构成【具体实施方式】的一部分并且以举例说明的方式示出了本发明可以实施的特定的实施例。应当可以理解的是，不脱离本发明的范围，可以采用其它的实施例并且可以做出结构上或者逻辑上的改变。例如，用于说明或描述一个实施例的特征能够用在其它实施例上或者与其它实施例结合而产出又一个实施例。本发明旨在包括这些修改和变化。示例使用特定的语言进行描述，不应当被解释为对所附权利要求范围的限制。附图不一定是按比例的，并且仅以说明为目的。为清楚起见，在不同的附图中相同的元件用对应的附图标记表明，除非另有说明。
[0072]术语“具有(having)“包括(containing、including、comprising) ”等是开放式术语，并且该术语表明所陈述的结构、元件或特征的存在，但并不排除其它的要素或特征。冠词“一(a或an)”和“该(the) ”旨在不仅包括复数也包括单数，除非上下文另有明确说明。
[0073]术语“电连接(electrically connected) ”描述电连接的元件之间的永久低电阻连接，例如连接元件之间的直接接触或者经由金属和/或高掺杂半导体的低电阻连接。术语“电I禹接(electrically coupled) ”表明在电f禹接的元件之间可存在一个或者多个适用于信号传输的介入元件，例如可控的临时提供在第一状态时的低电阻连接以及在第二状态时的高电阻的电去耦的元件。
[0074]【专利附图】

【附图说明】了紧接掺杂类型“η”或“p”之后的用或“ + ”表示的相对掺杂浓度。例如，“η—”表示掺杂浓度低于“η”掺杂区的掺杂浓度，同时“η+”掺杂区的掺杂浓度高于“η”掺杂区的掺杂浓度。具有相同的相对掺杂浓度的掺杂区不一定具有相同的绝对掺杂浓度。例如，两个不同的“η”掺杂部位可具有相同或者不同的绝对掺杂浓度。
[0075]图1A-1C和图2A-2C示出了提供自对准至栅电极的漏区的过程序列。术语“自对准(self-aligned) ”表明漏区相对栅电极和栅极介电体的位置并不遭受两个或者多个光刻蚀掩模(photolithographic mask)之间未对准的可能。相反，漏区相对栅极介电体的位置由可控性好的、非光刻蚀的图案化过程定义。
[0076]半导体衬底500a由单晶半导体材料的半导体层10a组成或者包括单晶半导体材料的半导体层100a。举例说明，单晶半导体材料可以是硅S1、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或者砷化镓GaAs。根据实施例，半导体衬底500a可以是硅晶片。根据另一个实施例，半导体衬底500a可以是布置在绝缘衬底上的具有半导体层10a的SOI (绝缘体上娃，silicon-on-1nsulator)晶片(例如，SOG(玻璃上娃 silicon-on-glass)晶片)。至少部分的半导体层10a可通过外延生长，并且其可包括平均杂质浓度不同的第一导电类型的两个或者多个子层。半导体衬底500a可包括除半导体层10a之外的另外的半导体层和介电层。
[0077]半导体层10a具有平面的第一表面101和平行于第一表面101的平面的第二表面102。第一表面和第二表面101、102的法线定义了垂直方向，并且正交于垂直方向的方向是横向方向。
[0078]介电条状结构200从第一表面101延伸至半导体层10a之中。介电条状结构200可以以规律的中心到中心距离(节距，pitch)布置。相邻的介电条状结构200之间的半导体层10a的区形成半导体鳍180。介电条状结构200的纵轴定义第一横向方向。介电条状结构200可由一种单一材料组成，或者可具有不同介电材料的两个或多个子层的层状结构，该介电材料包括半导体氧化物(例如，氧化硅、氮氧化硅、基于TEOS(原硅酸四乙酯，tetraethyl orthosilicate)的氧化娃)或者热生长的氧化娃。根据实施例,介电条状结构200具有大约均质的结构。
[0079]此外，另外的介电条状结构201可从第一表面101延伸至半导体层10a之中，其中另外的介电条状结构201的纵轴平行于第一横向方向。另外的介电条状结构201可以以与介电条状结构200的节距相同的规律的节距规律地布置。根据其他实施例，另外的介电条状结构201的节距可以大于介电条状结构200的节距。另外的介电条状结构201可以在第一横向方向上与介电条状结构200间隔开。
[0080]另外的介电条状结构201可以由介电材料和/或导电材料部分地或者全部地填充。根据实施例，每个另外的介电条状结构201被沿形成介电条状结构200的材料的层加衬，并且包括在中心部分的空洞(void)。
[0081]第一掩模层被沉积并通过光刻蚀过程被图案化，以形成第一掩模501。第一掩模501覆盖至少第一区域610。第一区域610包括第一条状部分261，其中，第一条状部分261包括面向另外的介电条状结构201的、介电条状结构200的第一端部(end port1n)，以及在第一条状部分261之间的、半导体鳍180的第一鳍部分181。第一区域610可包括另外的介电条状结构201以及在相邻的另外的介电条状结构201之间和在介电条状结构200和另外的介电条状结构201之间的半导体层10a的部分。第一掩模510中的开口 515至少暴露介电条状结构200的第二条状部分262和第二条状部分262之间的半导体鳍180的第二鳍部分182。第二区域620直接邻接第一区域610。
[0082]根据所示的实施例，第二条状部分262包括与第一端面(end face)相对的介电条状结构的第二端面。根据其他的实施例，第一掩模510可覆盖包括介电条状结构200的第二端面的第三区域，其中第二区域620在第一区域610和该第三区域之间。
[0083]使用第一掩模510作为杂质掩模(impurity mask)(例如，作为注入掩模)，杂质516被引入通过开口 515进入第二鳍部分182中。注入的杂质516的导电类型与半导体层10a的背景杂质类型互补。根据实施例，半导体层10a的背景杂质类型是η型，并且注入的杂质516是P型(例如，硅的半导体层10a对应硼B)。对于增强型的晶体管，引入的杂质可对原始的背景杂质进行反向掺杂(counter-dope)，以形成第二、互补导电类型的体区。对于耗尽型的晶体管，引入的杂质可局部地减少有效净杂质浓度，以形成第一导电类型的沟道区。例如，以不同的剂量、能量和倾斜角度进行的多重硼注入可使沟道区/体区115a成形。
[0084]图1A至图1C示出了至少在第二鳍部分182中通过注入杂质516形成的p型临时沟道区/体区115a。除注入过程所固有的一些杂质跨越之外，第一鳍部分181基本上保持不受影响并且保持原始背景杂质浓度。
[0085]蚀刻掩模510x由第一掩模510形成。根据实施例，第一掩模510提供蚀刻掩模510x，而不经过改变开口 515的轮廓的过程。根据其他实施例，第一掩模510被修整，其中开口 515的横向截面面积按预定义量增大，以形成蚀刻掩模510x。例如，第一掩模510可经过各向同性蚀刻过程和/或热处理，或者可被暴露于放射性或者任何其他材料消耗过程或按预定义量收缩(pull back)第一掩模510的横向边沿的材料致密过程。例如，第一掩模510可以是可经过各向同性蚀刻过程的非晶形的半导体材料或者多晶半导体材料。根据其他实施例，第一掩模510可以是包括碳的掩模,该掩模在热过程中可以收缩。第一掩模510的材料可以是通过热处理、通过暴露于辐射或者通过在气态的周围环境或流体的周围环境中的化学反应被致密的材料，并且针对该材料，介电条状结构200的材料能够以充分的选择性进行蚀刻。
[0086]使用原始的第一掩模510或者修整过的第一掩模510作为蚀刻掩模510x,介电条状部分200的暴露部分被凹进。对于半导体层10a的材料具有高选择性的介电条状结构200的材料可以被该蚀刻凹进。栅极介电体205可形成在半导体鳍180的暴露表面之上。
[0087]图2A至图2C示出了其边沿已从图1A至图1C的未修整的第一掩模510的原始边沿收缩了漏极延伸长度c的蚀刻掩模510x。凹槽150a从跨越了第一表面101的平面延伸至前介电条状结构200之中。在修整过的第一掩模510x之下的介电条状结构200的剩余部分可在第一端部处形成第一单元绝缘体202a。在凹槽150a之下的介电条状结构200的剩余部分可形成第二单元绝缘体202b。栅极介电体205覆盖半导体鳍180平行于第一表面101的顶部和半导体鳍180的倾向(例如，垂直于)第一表面101的侧壁。
[0088]可在前一介电条状结构200的第二端面处提供具有比栅极介电体205更大的横向宽度的第三单元绝缘体202c。例如，第三单元绝缘体202c可以是如上所述的在第三区域中由第一掩模510的部分覆盖的介电条状结构200的剩余部分。根据其他实施例，杂质可以在形成凹槽150a之后，在第二端面处被注入半导体材料中，以利用在重掺杂衬底上的增加的氧化物生长。
[0089]漏极延伸长度c能够可靠地定义，而不用另外的光刻蚀掩模并且不用考虑掩模对准公差(alignment tolerance)。漏极延伸是在凹槽150a中提供的有源栅电极和由沿着第一横向方向直接邻接临时沟道区/体区115a、并具有背景杂质类型以及背景杂质浓度的、半导体层10a的部分形成的漂移区120之间的重叠。该重叠保证了一方面从临时的沟道区/体区115a中露出的穿过沟道区/体区沿着栅极介电体205在半导体鳍180之中形成的积累沟道(accumulat1n channel)或者反型沟道和另一方面漂移区120之间的可靠连接。在漏极延伸区中的薄的栅极介电体205保证了低的寄生栅-漏电容CeD。
[0090]图3A和图3B涉及具有FinFET (鳍式场效应晶体管)单元并且利用场板补偿的横向功率半导体器件500。所示实施例涉及增强型的η沟道IGFET (绝缘栅场效应晶体管)，例如在通常意义上包括包括金属的栅电极以及没有金属的栅电极两者的P沟道MOSFET。等效的考虑适用于增强型的P沟道IGFET以及耗尽型的η沟道IGFET和ρ沟道IGFET。
[0091]半导体器件500的半导体部分100基于单晶半导体材料，例如硅S1、碳化硅SiC、锗Ge、硅锗晶体SiGe、氮化镓GaN或者砷化镓GaAs。半导体部分100的第一表面101和相对的第二表面102相互平行。
[0092]多个平行的埋置单元条350从第一表面101延伸至半导体层100之中。埋置单元条350的纵轴平行于第一横向方向延伸,第一横向方向平行于第一表面101。单兀条350以规律的节距沿着垂直于第一横向方向的第二横向方向彼此邻接地规律地布置。单兀条350的节距可在10nm和100nm之间，例如在200nm和500nm之间。举例说明，单元条350沿第二横向方向的宽度可在50nm和200nm之间。
[0093]每个单元条350包括与半导体部分100的周围材料介电绝缘的埋置栅电极150。第一单兀绝缘体202a在单兀条350的第一端面处沿第一横向方向介电绝缘埋置栅电极150。第二单元绝缘体202b在垂直方向上介电绝缘埋置栅电极150。第三单元绝缘体202c在与第一端面相对的第二端面处在第一横向方向上介电绝缘埋置栅电极150。栅极介电体205在第二横向方向上介电绝缘埋置栅电极150与由单元条350之间的半导体部分100的区形成的半导体鳍180。此外，栅极介电体205覆盖半导体鳍180的部分平行于第一表面101的上表面，并且介电绝缘栅极连接条151与半导体鳍180。
[0094]埋置的、平行场板条360沿第一横向方向与单元条350间隔开，并且从第一表面101延伸至半导体层100之中。埋置场板条360的纵轴平行于第一横向方向和单兀条350的横轴。场板条360沿第二横向方向布置。场板条360可以以等于或者大于单元条350的节距的规律节距按规律的图案布置。场板条360可具有沿第二横向方向的宽度，该宽度大于单兀条350的宽度。每个场板条360可包括导电材料的埋置场板电极160,以及介电绝缘场板电极160与周围的半导体层100的半导体材料的场介电层206。场板连接条161可使场板电极160彼此电连接，并且电连接场板电极160与另外的端或者电路(例如，电源线路)。
[0095]沿第二横向方向延伸的埋置栅电极和埋置场板电极150、160以及栅极连接条和场板连接条151、161可由相同的导电材料或者由不同的导电材料提供。根据实施例，埋置栅电极和埋置场板电极150、160以及栅极连接条和场板连接条151、161可由重掺杂的多晶硅组成或者可包括重掺杂的多晶硅。根据其他实施例，埋置栅电极和埋置场板电极150、160以及栅极连接条和场板连接条151、161可包括含配方(pot1n)的金属。
[0096]栅极介电体205可由下列项组成或包括下列项:半导体氧化物层(例如，热生长的氧化硅、沉积的氧化硅层(例如是使用TEOS作为前体材料的氧化硅))、氮化硅层或者氮氧化硅层。场介电层206以及第一单元绝缘体、第二单元绝缘体和第三单元绝缘体202a、202b、202c可由相同的介电材料或者由不同的介电材料提供。例如，它们可由半导体氧化物层(例如是热生长的氧化物、沉积的氧化硅层)、氮化硅层或者氮氧化硅层组成，或者可包括半导体氧化物层、氮化硅层或者氮氧化硅层。
[0097]介电结构220可直接邻接第一表面101。介电结构220可由热生长的半导体氧化物层(例如，氧化硅层)和一个或多个沉积层(例如，沉积的氧化硅层)或者掺杂或未掺杂的硅酸盐玻璃组成，或者可包括半导体氧化物层和一个或多个沉积层或者掺杂或未掺杂的硅酸盐玻璃。栅极连接条151填充在埋置栅电极150的垂直投影中的介电结构220中的开口。场板连接条161可填充埋置场板电极160的垂直投影中的介电结构220中的开口。
[0098]埋置接触条370延伸穿过介电结构220并至延伸半导体层100之中。埋置接触条370在距单元条350 —定距离并距离场板条360 —定距离处，沿第二横向方向延伸。邻近所示单元条350的列的埋置接触条370提供用于包括单元条350的列和场板条360的列的单元列的源极连接。邻近所示场板条360的列的埋置接触条370提供该单元列的漏极连接。埋置接触条370可在邻近的单元列之间共享。例如，每两个单元列可相对于中间的埋置接触条370镜面对称布置，其中中间的埋置接触条370可以是用于两个单元列的有效的源极连接或者漏极连接。根据其他实施例，相同的埋置接触条370可以是用于第一单元列的有效的源极连接和用于第二单元列的有效的漏极连接。
[0099]埋置接触条370包括一种或者多种导电材料。根据实施例，埋置接触条370包括沿着与半导体层100的界面的阻挡衬垫371。举例说明，阻挡衬垫371可具有5nm至10nm的厚度，并且可由钛T1、氮化钛TiN、钽Ta或氮化钽TaN组成或者可包括钛T1、氮化钛TiN、钽Ta或氮化钽TaN。每个埋置接触条370可进一步包括在阻挡衬垫371中至少部分地填充接触条370的截面区域的填充部分372。举例说明，填充部分372的材料可以是钨W。
[0100]在介电结构220上的层间介电层230中的接触插塞305可电连接埋置接触结构370以及栅极连接条和场板连接条151、161与集成在半导体器件500中的电路的另外的结构或者与连接盘(terminal pad)。衬底电极390可直接邻接第二表面102。
[0101]对于涉及增强型的n-1GFET的所示实施例，半导体部分100可具有以lxl013Cm_3和IxlO16Cnr3之间的杂质浓度进行掺杂的η型背景。
[0102]ρ型或者弱掺杂的η型沟道区/体区115形成在邻近的单元条350之间的半导体鳍180之中。一侧的埋置栅电极150和栅极介电体205和另一侧的η型漂移区120之间的重叠定义了漏极延伸长度C。
[0103]在埋置接触条370的两侧，重掺杂的源极接触区111和漏极接触区130提供了漂移区120和对应的埋置接触条370之间以及源区110和对应的埋置接触条370之间的低电阻连接，其中源区110在重掺杂的源极接触区111和沟道区/体区115之间延伸。在源区110和沟道区/体区115之间，结(例如，就增强型FET单元而言为ρη结，或者就耗尽型FET单元而言为ηη结)与栅极介电体205和埋置栅电极150的对应边沿大致对准或者自对准。直接邻接埋置接触条370的底部的埋置的重掺杂的ρ型接触区117在重掺杂的源极接触区111和源区110之下延伸，并且在单元条350之下结构上连接至沟道区/体区115的较低部分。
[0104]在阻断模式下，施加于埋置场板电极160的适当电压(例如，施加于源区110的电位)支持漂移区120的耗尽，并且与在沟道区/体区115和右侧的接触条370之间的提供漏极连接的长的漏极路径的结合保证了高的阻断电压能力。在增强型FET单元的导通状态下，施加于栅电极150的合适电压沿在源区110和漂移区120之间的栅极介电体205在沟道区/体区115中生成少数电荷载流子的反型沟道。在耗尽型FET单元的关断状态下，施加于栅电极150的合适电压耗尽源区110和漂移区120之间的沟道区/体区115。
[0105]可具有从O至数纳米(nm)范围内的长度c的自对准的并且明确定义的漏极延伸提供了低的并且统一的栅-漏电容Cgd和足够穿通至沟道区/体区115之中的栅极电位。此外，引入沟道区/体区115的杂质的注入跨越能够被补偿。一方面源区110和沟道区/体区115之间的结与另一方面对应的栅极介电体205和栅电极150的边沿的自对准，减少了芯片内和芯片间的栅-源电容Cgs的波动。
[0106]图4A至图1lB示出了根据实施例制造具有在沟道区/体区和漏区之间的自对准的结的半导体器件的方法，该实施例包括将栅电极与源区空间地分离的单元绝缘层的热生长。
[0107]参见图4A至图4D，半导体衬底500a被提供为包括来自单晶半导体材料的半导体层100a。例如，第一外延层191可以以2μηι至ΙΟμπι的厚度(例如至少4 μ m和至多6 μ m)在衬层(underlayer)之上生长。第一外延层191可进行原位掺杂。例如，第一外延层191可包括第一导电类型的杂质，其中杂质浓度可以在IxlO14cnT3和lX1016cm_3之间，例如至少为 5xl014cm 3 并且至多为 5xl015cm 3。
[0108]空间地分离的重掺杂的第二导电类型的接触区117可沿第一外延层191的过程表面形成，例如通过深注入过程。第一导电类型的第二外延层192可以以Ιμπι和3μπι的厚度(例如至少1.3 μ m和至多2 μ m)通过在第一外延层191的过程表面之上外延生长。第二外延层192可进行原位掺杂，并且可包括具有一浓度的第一导电类型的杂质，该浓度可为第一外延层191中的杂质浓度的至少10倍。例如，第二外延层192的杂质浓度可以在lxl016cnT3和lxl018cm_3之间，例如，至少为5xl016cnT3并且至多为2xl017cnT3。包括接触区117的第一外延层和第二外延层191、192形成主要由单晶半导体材料(例如单晶硅S1、单晶锗Ge、硅锗晶体SiGe或者其他)组成的半导体层100a。
[0109]所示实施例涉及具有第一导电类型是η型的η型FET单元。等价的考虑适用于具有第一导电类型是P型的P型FET单元。
[0110]针对其能够以高选择性对半导体层10a的半导体层材料进行蚀刻的硬掩模材料，可沉积在半导体层10a的第一表面101之上，并且能够通过光刻蚀过程被图案化以形成沟槽掩模。该硬掩模层可包括具有400nm至600nm厚度的氧化物层、具有250nm至350nm厚度的碳层以及具有40nm至60nm厚度的氮氧化娃层。沟槽掩模的掩模开口对应于单元条和场板条。使用该沟槽掩模，单兀沟槽和场板沟槽450、460可从第一表面101蚀刻至半导体层10a之中。适形介电层200a形成在所产生的图案化的表面之上。
[0111]图4A示出了以规律的节距彼此平行地布置的单元沟槽450。单元沟槽450的纵轴定义了平行于第一表面101的第一横向方向。相邻的单元沟槽450之间的半导体层10a的部分形成半导体鳍180。单元沟槽450的节距可以在10nm至I μ m的范围内。在沿着与第一横向方向正交的第二横向方向上单元沟槽450的宽度可以在40nm至500nm的范围内。单兀沟槽450布置为沿着与第一横向方向正交的第二横向方向上延伸的列。
[0112]多个平行的场板沟槽460相对于第一横向方向在距单元沟槽450 —定距离处形成。沿第二横向方向上场板沟槽460的宽度可大于单元沟槽450的宽度。场板沟槽460的节距可以与单元沟槽450的节距相同或者可以大于单元沟槽450的节距。
[0113]图4B示出了由用适形介电层200a完全填充的单元沟槽450形成的介电条状结构200。适形介电层200a可以是均质层，或者可以包括两个或者多个子层，该子层例如包括热生长的氧化硅层和使用TEOS作为前体材料在低压沉积过程中提供的LPTEOS(低压TE0S)层。
[0114]图4C示出了由用适形介电层200a部分地填充的场板沟槽460形成的另外的介电条状结构201。适形介电层200a并不完全填充场板沟槽460，并且在各场板沟槽460的中心处留有空洞。
[0115]在图4D中，半导体鳍180沿第二横向方向与介电条状结构200交替地布置。单元沟槽450可到达埋置接触区117，或者可延伸至埋置接触区117之中。
[0116]第一掩模层可被沉积在适形介电层200a之上。第一掩模层可包括主掩模层511,针对其能够以高选择性蚀刻适形介电层200a的材料和半导体层10a的半导体材料。例如，主掩模层511是碳层。第一掩模层可包括转移层519,该转换层519可将图案从光刻胶层(photoresist layer)转移至主掩模层511中。例如,转移层519可以是氮氧化娃层或者非晶形的硅层。
[0117]第二光刻蚀过程图案化第一掩模层以获得第一掩模510，第一掩模510覆盖第一区域610并且包括暴露第二区域620的开口 515。第一区域610包括介电条状结构200的第一条状部分261，并且可包括另外的介电条状结构201以及在第一条状部分261之间的半导体鳍180的第一鳍部分181。第二区域620包括分别地直接邻接第一条状部分261的第二条状部分262，和第二条状部分262之间的第二鳍部分182。应用在第一掩模层之上的剩余光刻胶可在将光刻胶的图案转移至转移层519中之后被移除。
[0118]使用第一掩模510作为注入掩模，第二导电类型的注入物516从第一表面101被引入第二鳍部分182之中以及与在场板沟槽460相对的单元沟槽450的侧面处直接邻接第二鳍部分182的、半导体层10a的其他部分之中。该注入可包括注入能量水平、注入剂量和注入角度其中的至少一个彼此不同的数个步骤(例如，至少三个或者五个步骤)，其中后者相对于垂直方向可以不同(例如在3度至7度的范围内)。根据涉及增强型FET单元的实施例，注入杂质可对第一导电类型的背景掺杂进行反向掺杂，用于提供第二导电类型的临时体区。关于涉及耗尽型FET单元的实施例，注入杂质516可局部地减少第二外延层192中的原位杂质浓度，以生成临时沟道区。
[0119]图5B不出了在掩模开口 515之下对第一导电类型的原位掺杂杂质进行反向掺杂而显露的临时沟道区/体区115a。
[0120]图5C和图示出了覆盖进一步的介电条状结构201和介电条状结构200之间的被反向掺杂的第二鳍部分182的第一掩模510。转移层519的剩余部可被移除并且第一掩模510的剩余的主掩模层511可被修整(收缩)，例如通过材料致密或者各向同性材料消耗，例如通过化学过程(比如各向同性蚀刻过程)、退火，或者通过将主掩模层511暴露至辐射。使用修整过的第一掩模作为蚀刻掩模510x，凹槽150a被蚀刻至介电条状结构200的暴露的部分中。
[0121]图6A示出了修整过的蚀刻掩模510x，其定义扩宽的开口 515x的外部边沿相对于第一掩模510的对应边沿收缩至少5nm(例如,至少1nm)。根据实施例,该收缩在1nm至200nm的范围内。蚀刻掩模510x仍然覆盖面向进一步的场板沟槽460的介电条状结构200的端部。蚀刻掩膜510x中扩宽的开口 515x比修整之前的第一掩模510暴露介电条状结构200的更多部分。
[0122]图6B示出了由蚀刻掩模510x扩宽的开口 515x暴露的、在介电条状结构200的部分中形成的凹槽150a。介电条状结构200的由蚀刻掩模510x覆盖的部分在单元沟槽450面向场板沟槽460的端部中形成第一单元绝缘体202a。第二单元绝缘体202b在单元沟槽450的较低部分中由介电条状结构200的剩余部分形成。
[0123]图6C不出了由图5A的第一掩模510和蚀刻掩模510x之间的收缩量定义的漏极延伸长度C。该漏极延伸长度是在第一横向方向上邻接临时沟道区/体区115a的在在凹槽150a中形成的栅电极和由第二外延层192的非反相掺杂部分形成的漂移区120之间的重叠。
[0124]图6D示出了半导体180的在凹槽150a之间的鳍暴露部分。
[0125]第一导电类型的杂质517可在移除蚀刻掩模510x之后，被引入半导体部分100的在凹槽150a的端面处暴露的部分中。例如，砷原子As可相对于第一表面101的法线以注入角度α并且平行于第一横向方向被注入，其中注入角度α在0°至90°之间。此外，非掺杂原子(non-doping atoms)(例如，氟F原子和/或氮N原子)可以相同的注入角度α并且平行于第一横向方向被注入。
[0126]图7Α和图7Β示出了由倾斜注入517所产生的第一导电类型的源区110。
[0127]如图7C和图7D所示，杂质区518可在半导体部分100的包括未被适形介电层200a的剩余部覆盖的半导体鳍180的区域中沿第一表面101形成。举例说明，该杂质区518可使用各向异性蚀刻被移除。半导体衬底500a可接受清洁过程(例如，通过使用DHF(稀释的氢氟酸，diluted hydrofluoric acid))。半导体片180的暴露部分可被氧化。
[0128]图8A示出了在包括未被适形介电层200a的剩余部覆盖的半导体鳍180的半导体部分100的区域上形成的生长的栅极介电体205。
[0129]由于衬层中的高杂质浓度局部地增加了氧化物生成率，在凹槽150a暴露的端面处形成的第三单元绝缘体202c明显地厚于沿半导体片180的侧壁和在半导体鳍180顶部生长的栅极介电体205。
[0130]图8B示出了厚的第三单元绝缘体202c，和图8C示出了在半导体部分100的、包括未被适形的介电层200a的剩余部覆盖的半导体鳍180的区域上生长的栅极介电体205。
[0131]图8D示出了在半导体鳍180的部分中形成的临时沟道区/体区115，其中栅极介电体205沿着倾向第一表面101的两个侧壁并且沿着平行于第一表面101延伸并且连接该两个侧壁的上表面覆盖半导体鳍180。
[0132]一种或者多种导电材料可被沉积，其填充凹槽150a和另外的介电条状结构201中的空洞并且覆盖适形介电层200a的部分和生长的栅极介电体205。该导电材料可是重掺杂的多晶硅(例如，重掺杂的η型多晶硅)，或者可包括重掺杂的多晶硅。沉积的导电材料可通过光刻蚀过程被图案化，以生成栅极连接条151和场板连接条161。
[0133]图9Α示出了沿第二横向方向延伸的空间地分离的栅极连接条和场板连接条151、161。
[0134]图9Β不出了由导电材料的填充图8Β的凹槽150a的部分形成的埋置栅电极150。栅极连接条151结构上连接并且电连接沿第二横向方向布置的栅电极150，并且在半导体鳍180之上形成有源栅电极部分。
[0135]图9C示出了导电材料的填充形成埋置场板电极160的场条状结构201中的空洞的部分。场板连接条161可结构上连接并且电连接沿第二横向方向布置的埋置场板电极160。
[0136]图9D示出了连接埋置栅电极150的栅极连接条151。与埋置栅电极150相比，栅极连接条151在三个侧面上包围半导体鳍180的部分。
[0137]可执行热氧化过程以钝化栅极连接条和场板连接条151、161的暴露表面。适形的氧化物间隔层可被沉积并使用各向异性蚀刻过程凹进，以如图10A-10C所示的沿栅极连接条和场板连接条151、161的垂直侧壁生成氧化物间隔层210。
[0138]可沉积层间介电层230 (例如，由TEOS层组成或者包括TEOS层)。沿第二横向方向延伸的接触沟槽470从层间介电层230的暴露表面被引入至半导体层10a之中。接触沟槽470可到达埋置接触区117，可延伸至埋置接触区117之中或者可洞穿埋置接触区117。第一导电类型的杂质，例如通过从牺牲层向外扩散的扩散过程或者从气相扩散，可被引入至由接触沟槽470的侧壁暴露的半导体层10a的部分之中。第二导电类型的杂质可沿与截面平面正交的横向方向，至少在接触沟槽470的部分中穿过接触沟槽470的底部被注入。
[0139]图1lA至图1lB示出了由引入第一导电类型的杂质产生的接触区111、130。接触区111、130在随后在接触沟槽470中形成的接触条和在接触条和单元条之间形成的源区110之间以及在接触条和漂移区120之间提供了低电阻电连接。
[0140]在接触沟槽470中导电材料可被沉积以提供接触条。例如，阻挡衬垫可被沉积以对接触沟槽470加衬。举例说明，阻挡衬垫可由钛、氮化钛、钽和/或氮化钽组成，或者可包括钛、氮化钛、钽和/或氮化钽。接触条的填充部分可包括钨W或者由钨W组成。
[0141]图12A至图MD涉及通过结合一个掩模中的关于接触沟槽和体区/沟道区的位置信息，提供漏区和源区两者自对准至栅电极的方法。
[0142]具有介电条状结构200、另外的介电条状结构201和适形介电层200a的半导体衬底500a可如图4A至图4D所示提供。
[0143]与图5A至图的第一掩模510不同，图12A所不的第一掩模510覆盖包括第三条状部分263的第三区域630以及在第三条状部分263之间的第三鳍部分183，该第三条状部分263包括介电条状结构200的与包括在第一区域610中的第一端部相对的端部。包括在第二区域620中的第二条状部分262和第二鳍部分182是第一区域和第三区域610、630之间的、介电条状结构200和半导体鳍180的第一横向方向上的中央部分。第四区域640可被定义为邻接第三区域630，其中第三区域630将第二区域和第四区域620、640分离。第一掩模510覆盖第一区域和第三区域610、630，并且第一掩模510中的开口 515暴露第二区域和第四区域620、640。杂质类型的与半导体层10a的背景掺杂互补的杂质516通过开口515被引入。
[0144]如图12B至图12D所示，引入的杂质形成第二区域620中的体区/沟道区115和第四区域640中的掺杂区115b。
[0145]第一掩模510可包括主掩模层511，其能够以高选择性蚀刻适形的、介电层200a的材料和半导体层10a的材料。根据实施例,主掩模层511是碳层。第一掩模510可包括转移层519，举例说明该转移层519可以是氮氧化硅层或者非晶形的硅层。第一掩模510可进一步包括位于转移层519之上的抗蚀剂掩模部分,其中例如杂质516可在剥离该抗蚀剂掩模之前被引入(例如，注入)。根据其他实施例，主掩模层511具有的足够高的厚度以允许足够深的硼B注入，其中杂质516被引入而不使用抗蚀剂掩模部分。
[0146]在引入杂质516之后，可能的抗蚀剂掩模部分可被剥离，并且剩余的硬掩模可收缩或者可不收缩。相较于半导体层10a的半导体材料和第一掩模510，通过选择性地对适形介电层200a的材料进行蚀刻，在介电条状结构200中形成凹槽150a。
[0147]根据所示实施例，图13A至图13F中的开口 515大约或者完全对应于图12A至图12D的开口 515。根据其他实施例，图13A至图13F中的开口 515比图12A至图12D的开口515在第一横向方向上具有更大的宽度。
[0148]在开口 515中，各向异性蚀刻从第一表面101移除第四区域640中的适形介电层200a的部分。在第二区域620中，各向异性蚀刻洞穿介电条状结构200之上的适形介电层200a，并且在介电条状结构200中形成凹槽150a。此外，各向异性蚀刻从体区/沟道区115之上的中央的第二鳍部分182移除适形介电层200a的部分。
[0149]如13B所提及，介电条状结构200的剩余部分形成第一端部中的第一单元绝缘体202a、在凹槽150a的垂直方向上的第二单元绝缘体202b以及在第二端部中的第三单元绝缘体202c。
[0150]如图13C和图13D所详细说明，半导体鳍180的中央的第二部分182在平行于第一表面101的上表面处和面向第一表面101的鳍侧壁的较上部分处被暴露。
[0151]根据另一个实施例，如图13A至图13D所示的蚀刻的顺序和如图12A至12D所示的注入的顺序被反转，以允许抗蚀剂的修整。
[0152]氧化物蚀刻对硅蚀刻的选择性可以是10:1，即氧化物移除速率是硅移除速率的约10倍。高选择性蚀刻允许好的氧化物特性控制。半导体衬底500a可使用DHF清洁。栅极介电体205可在半导体鳍180的中心的第二部分182的暴露表面之上通过氧化硅的热生长提供。导电材料可被沉积并通过光刻蚀过程图案化，并且被提供为具有氧化物间隔层210。所提及的氧化物间隔层的形成是参考了图9A至图1OC的描述。
[0153]图14A至图14D大约对应于图1OA至图1OC和图9D。除了对第三单元绝缘体202c和第一表面101之上的介电结构的描述之外，图14A至图14D的半导体衬底500a对应于图1OA至图1OC和图9D中所描述的半导体衬底500a。氧化物间隔层蚀刻还可以移除在第四区域640中与栅极介电体205同时地生长的氧化物层，其中该蚀刻暴露了在第四区域640中的半导体层10a的部分。半导体衬底500a可使用DHF进行清洁，并且在第四区域640中的半导体层10a的暴露部分中，各向异性蚀刻可针对适形介电层200a的材料选择性地移除硅，以代替掺杂区115b形成沿第二横向方向延伸的接触沟槽470。关于接触沟槽470的位置信息从定义体区/沟道区115和栅极介电体205的位置和大小的同一掩模中取得，从而不必考虑掩模对准差(mask alignment margins)。
[0154]第一导电类型的杂质519可穿过接触沟槽470的侧壁被引入半导体层10a中(例如通过从气相或者从牺牲材料的向外扩散(out diffus1n)),或者通过以与法线成0°至90°之间的注入角度并且平行于第一横向方向的角度注入被注入。引入的杂质519可形成平行于接触沟槽470的垂直侧壁延伸的重掺杂的源极接触区111和重掺杂的漏极接触区130。
[0155]图15A至图15C示出了注入过的源极接触区111和漏极接触区130。在接触沟槽470中接触条的形成可按照参考图1lA至图1lB所描述的。
[0156]图16A至图16K涉及在包括具有场板电极的横向FinFET单元的晶体管单元阵列中，促进源区和漏区均自对准至栅电极的另外的方法。
[0157]半导体衬底500a包括可包括第一外延层191和在第一外延层191之上生长的第二外延层192的半导体层100a。第一外延层和第二外延层191、192可具有相同的导电类型(例如，η型)。ρ型的接触区117可沿与第二外延层192的界面在第一外延层191中形成。
[0158]使用单光刻蚀掩模，单元沟槽450、场板沟槽460和接触沟槽470被从半导体层10a的第一表面101引入至半导体层10a之中。单元沟槽450彼此平行布置并且具有平行于第一横向方向的纵轴。半导体层10a的相邻的单元沟槽450之间的部分形成半导体鳍180。单兀沟槽450沿垂直于第一横向方向的第二横向方向以规律的节距布置。场板沟槽460在距单元沟槽450 —定的距离处沿第二横向方向彼此平行布置。场板沟槽460的纵轴平行于第一横向方向。接触沟槽470沿第二横向方向延伸，其中一列单元沟槽450和一列场板沟槽460被布置在一对接触沟槽470之间。单元沟槽450中的一列、场板沟槽460中的一列和一个接触沟槽470或者一对接触沟槽470可形成图案，该图案可在第一横向方向上多次重复。相邻的图案可相对于共享的接触沟槽470的纵轴镜像对称布置。由于单元沟槽、场板沟槽和接触沟槽由相同的光刻蚀掩模定义，许多器件参数都不会引入掩模对准误差。
[0159]单元沟槽450沿第二横向方向可具有宽度wl，该宽度Wl小于场板沟槽460沿第二横向方向的宽度w2。结构沟槽470沿第一横向方向的宽度w3大于单元沟槽450的宽度wl，并且可与场板沟槽460的宽度w2相同或者可宽于场板沟槽460的宽度w2。场板沟槽460的节距可与单元沟槽450的节距相同或者可大于单元沟槽450的节距。如图16A下半部分所示，相对于半导体层10a的第一表面101，场板沟槽460可比单元沟槽450具有更长的垂直延伸。接触沟槽470可比单元沟槽450和场板沟槽460具有更长的垂直延伸。
[0160]高适形的介电层被提供，其完全填充单元沟槽450但保留接触沟槽470和场板沟槽460的敞开。适形介电层可具有等于或者大于宽度wl的一半并且小于宽度《2的一半的厚度。高适形的介电层可由单一的均质层组成，或者可以包括不同介电材料(例如，沉积的半导体氧化物和热生长的半导体氧化物)的两个或者多个子层。根据实施例，适形的介电层是具有50nm至200nm之间的厚度(例如，至少10nm并且至多150nm,例如120nm)的TEOS 层。
[0161]牺牲材料被沉积，其填充接触沟槽和场板沟槽470、460中剩余的空洞。该牺牲材料可以是针对其能对半导体层10a和适形介电层的材料进行高选择性蚀刻的任何材料。根据实施例，该牺牲材料是碳。牺牲材料可以适形介电层的表面作为凹进的终点进行凹进。在与碳凹进的同时或者碳凹进随后，适形的介电层可减薄至约为原始厚度的一半或者至多50nmo
[0162]图16B示出了场板沟槽460和接触沟槽470的牺牲填充461以及覆盖第一表面101的变薄的适形介电层200b。
[0163]在单元沟槽450中，适形介电层的部分形成介电条状结构200。适形介电层200a的其他部分对场板沟槽和接触沟槽460、470加衬。光刻蚀过程图案化沉积在适形介电层之上的第一掩模层，以形成具有掩模开口 515的第一掩模510。
[0164]在图16C中，第一掩模510覆盖第一区域610，第一区域610包括介电条状结构200的第一端部中的第一条状部分261以及第一条状部分261之间的半导体鳍180的第一鳍部分181。第一区域610进一步包括场板沟槽460以及在场板沟槽460之间、在场板沟槽460和介电条状结构200之间的半导体层10a的部分、结构沟槽470、结构沟槽470和场板沟槽460之间的区域，和接触沟槽470和介电条状结构200之间的部分。开口 515暴露第一端部和第二端部之间的中心的第二条状部分262以及第二条状部分262之间的第二鳍部分182。
[0165]P型杂质可以以不同的注入能量穿过开口 515被选择性地引入(例如，注入)至第二鳍部分182中。注入的杂质可降低半导体层10a中的背景掺杂的净杂质浓度，以形成用于耗尽型晶体管的沟道区，或者可对背景掺杂进行反向掺杂以形成用于增强型晶体管的P型体区。
[0166]图16C中的第一个剖视图示出了所产生的沟道区/体区115可具有比介电条状结构200更长的垂直延伸。
[0167]第一掩模510可沿第一横向方向修整以扩宽开口 515或者可不修整。然后,修整过或者未修整过的第一掩模510可用作蚀刻掩模，以在介电条状结构200中形成凹槽150a以及移除在第二鳍部分182之上的变薄的适形介电层200b的暴露部分。介电条状结构200的剩余部形成第一端部中的第一单元绝缘体202a、在凹槽150之下的第二单元绝缘体202b和第二端部中的第三绝缘体202c。
[0168]如图16C的第二个剖视图所示，蚀刻并未“攻击”半导体鳍180，从而第二鳍部分182在平行于第一表面101的顶部上和沿着面向该顶部的鳍侧壁的较上部分被暴露，其中该鳍侧壁倾向(例如，垂直的倾向)第一表面101。
[0169]第一掩模510的剩余部被移除。牺牲填充461可针对暴露的硅部分和变薄的适形介电层200b的材料被选择性地移除。例如，牺牲材料是碳并且碳通过碳灰化(carbon ash)被移除。光刻蚀过程使沉积在变薄的适形介电层200b上的第二掩模层图案化，以形成具有暴露接触沟槽470的开口 525并且覆盖接触沟槽470之间的区域的第二掩模520。举例说明，第二掩模520可由非晶形的硅或者多晶硅提供。蚀刻过程使用第二掩模520作为蚀刻掩模，并且从接触沟槽470的侧壁移除移除适形介电层200a的剩余部分以及移除直接连接接触沟槽470的在第一表面101之上的变薄的适形介电层200b的部分。
[0170]图16D的剖视图示出了基于大约适形的掩模层并且大约完全地覆盖邻近的接触沟槽470之间的区域的第二掩模520。根据另一个实施例，第二掩模520可基于非常地非适形掩模层并且可具有大约平坦的表面。
[0171]第二掩模520的剩余部分被移除。半导体材料的热氧化过程可在鳍侧壁上和在第二鳍部分182的上表面上以及在接触沟槽470的侧壁上形成栅极介电体205。适形导电层155可被沉积，以填充单元沟槽450之中的凹槽和场板沟槽460之中的空洞。进一步的光刻蚀过程可图案化沉积在适形的导电层155之上的第三掩模层，以形成用于定义栅极连接条和场板连接条的第三掩模530。
[0172]图16E示出了包括在单元沟槽和场板沟槽450、460的垂直投影中的加衬部分(line port1n) 530的第三掩模530。在单元沟槽和场板沟槽450、460之外，可由重掺杂的多晶硅组成或者可包括重掺杂的多晶硅的适形导电层155可覆盖第一表面101、变薄的适形介电层200b，并且可对接触沟槽470加衬。
[0173]如图16E的第二个剖视图所示，填充凹槽150a的适形导电层155的部分形成埋置栅电极150，其中栅极介电体205介电绝缘埋置栅电极150与在第二鳍部分182中的沟道区/体区115。适形导电层155的厚度可在50nm至200nm范围内，例如在80nm和120nm之间。填充场板沟槽460中的空洞的适形导电层155的部分形成埋置场板电极160。
[0174]各向同性蚀刻可以移除在第一表面101之上和在接触沟槽470之中的适形导电层155的部分，以形成栅极连接条和场板连接条151、161。
[0175]图16F示出了沿着第二横向方向延伸并且结构上连接且电连接布置于场板条360相同的列的埋置场板电极160的场板连接条161。栅极连接条151沿第二横向方向延伸，并且结构上连接且电连接布置于单元条350的相同列的埋置栅电极150。
[0176]介电材料(例如,氧化娃)可在HDP (高沉积率，high deposit1n rate)过程中以高沉积率沉积，以形成非适形介电层220，其中接触沟槽470之外的沉积率可高于接触沟槽470之内(例如沿接触沟槽470的侧壁)，并且接触沟槽470底部处的沉积率可高于侧壁处。
[0177]图16G示出了具有在接触沟槽470之外的第一厚度yl和在接触沟槽470的侧壁处的明显小于第一厚度yl的第二厚度y2的沉积的非适形介电层220。根据实施例，第一厚度yl为至少10nm(例如，150nm)并且第二厚度小于50nm(例如，30nm)。在该沟槽底部处的第三厚度y3可大于第二厚度y2,例如为至少lOOnm。
[0178]相较于半导体层10a的材料，非适形介电层220被高选择性地各向异性蚀刻。该蚀刻过程在非适形介电层220从接触沟槽470的侧壁处被完全移除时停止，因此非适形介电层220的剩余部仍然存在于接触沟槽470之外和接触沟槽470的底部处。
[0179]图16H示出了具有暴露半导体层10a的半导体材料的侧壁的接触沟槽470。非适形介电层220的第一剩余部220a覆盖邻近的接触沟槽470之间的区域，并且第二剩余部220b覆盖接触沟槽470的底部。各向同性蚀刻可基于包括氢氟酸HF的蚀刻剂。
[0180]η型杂质可被引入至直接邻接接触沟槽470的垂直侧壁的半导体层10a的区之中，例如通过倾向第一表面101的法线并且平行于第一横向方向的注入的方式。注入物损伤可使用RTP(快速热处理,rapid thermal process)进行退火。作为选择或者此外,η型杂质可使用等离子扩散过程或者自牺牲层的外扩散，穿过接触沟槽470的垂直侧壁被引入。第二剩余部220b针对杂质的引入屏蔽了接触沟槽470的底部。
[0181]图16H示出了在面向代替单元沟槽450形成的单元条350的侧面处沿接触沟槽470的垂直侧壁延伸的源区110和重掺杂的源极接触区111。沿着面向代替场板沟槽460形成的场板条360的侧壁，漏区128和重掺杂的漏极接触区130可形成为在尺寸和配置上对应于源区110和源极接触区111。
[0182]由接触沟槽470中的第二剩余部220b形成的厚的底部氧化物可被移除，并且P型杂质可穿过接触沟槽470的底部被注入。注入物损伤可被退火,并且半导体衬底500a可被清洁。薄的金属阻断衬垫371可以被沉积，以对接触沟槽470加衬。阻断衬垫可由钛T1、氮化钛TiN、钽Ta或者氮化钽TaN组成或者可包括钛T1、氮化钛TiN、钽Ta或者氮化钽TaN，并且可具有至少5nm且至多10nm的厚度，例如至少1nm且至多50nm。
[0183]图161示出了沿接触沟槽470形成一层并且覆盖接触沟槽470之外的非适形介电层220的第一剩余部220a的阻挡衬垫371。接触填充材料(例如，钨W)可被沉积，并且使用覆盖栅极连接条和场板连接条151、161的第二剩余部220b作为端点进行化学地/机械地抛光。
[0184]图16J示出了与非适形介电层的第一剩余部220a的表面完全齐平的具有接触填充材料的填充部分372的所产生的接触条370的表面。由USG(未掺杂的硅酸盐玻璃，undoped silicate glass)、BSG(硼娃酸盐玻璃，boron silicate glass)、PSG(憐娃酸盐玻璃，phosphorous silicate glass)或 BPSG(硼憐娃酸盐玻璃，boron phosphoroussilicate glass)组成或者包括USG、BSG、PSG或BPSG的介电材料，可被沉积和退火，以形成层间介电层230。
[0185]进一步的光刻蚀过程可使沉积在层间介电层230之上的另外的掩模层图案化以形成另外的掩模，从而如图16K所示在层间介电层230中形成用于接触埋置接触结构370、栅极连接条151和场板连接条161的接触插头305的开口。另外的介电结构可被沉积并被图案化以提供栅极布线和场板布线。
[0186]图17示出了结构上连接至接触沟槽470的单元沟槽450的代替布置。图17的布置可经过参考图16A至图16K所描述的方法。
[0187]虽然本文中说明和描述了特定的实施例，但很明显在不脱离本发明的范围，本领域的技术人员将能认识到可以代替所示和所描述的特定实施例的各种各样的替代的和/或等价的实施。本申请旨在覆盖本文讨论的特定实施例的任何改编或者变化。因此，本发明旨在仅由权利要求及其等价物限制。
【权利要求】
1.一种制造半导体器件的方法，所述方法包括: 提供在半导体鳍之间从第一表面延伸至半导体衬底之中的介电条状结构； 提供覆盖具有包括第一条状部分和第一鳍部分的第一区域并且暴露具有包括第二条状部分和第二鳍部分的第二区域的第一掩模； 使用所述第一掩模作为注入掩模，通过引入杂质在所述第二鳍部分中形成沟道区/体区；以及 使用基于所述第一掩模的蚀刻掩模在所述第二条状部分中形成凹槽。
2.如权利要求1所述的方法，其中 所述第一掩模被用作所述蚀刻掩模用于形成所述凹槽。
3.如权利要求1所述的方法，进一步包括: 在引入所述杂质之后并在形成所述凹槽之前，修整所述第一掩模；以及 使用所述修整过的第一掩模作为用于形成所述凹槽的所述蚀刻掩模。
4.如权利要求1所述的方法，进一步包括: 在所述第二条状部分中形成所述凹槽之后，沿所述第二鳍部分的侧壁和上表面形成栅极介电体，所述上表面平行于所述第一表面。
5.如权利要求4所述的方法，进一步包括: 向所述半导体衬底的由所述凹槽的端面暴露的部分中注入杂质，其中所述栅极介电体通过热生长形成，并且在所述凹槽的端面处通过所述热生长同时地形成的单元绝缘体被形成厚于所述栅介电体。
6.如权利要求1所述的方法，进一步包括: 通过用导电材料填充所述凹槽形成埋置栅电极。
7.如权利要求1所述的方法，进一步包括: 通过使用被包括在定义所述介电条状结构的沟槽掩模中的位置信息引入接触沟槽，所述接触沟槽在与所述介电条状结构的平行于所述第一表面的纵轴正交的第二横向方向上延伸。
8.如权利要求1所述的方法，进一步包括: 使用单光刻蚀沟槽掩模，形成从所述第一表面延伸至所述半导体衬底中的单元沟槽、场板沟槽和接触沟槽； 在所述单元沟槽中形成所述介电条状结构并且由所述介电条状结构形成单元条；以及 在所述场板沟槽中形成场板条并且在所述接触沟槽中形成接触条。
9.如权利要求7所述的方法，进一步包括: 通过使用包括在所述第一掩模中的位置信息引入接触沟槽，所述接触沟槽在与所述介电条状结构的平行于所述第一表面的纵轴正交的第二横向方向上延伸。
10.如权利要求1所述的方法，进一步包括: 在提供所述第一掩模之前，提供在所述第一区域中从所述第一表面延伸至所述半导体衬底中的场板条结构，其中所述场板条结构的纵轴平行于所述介电条状结构的纵轴，所述介电条状结构的纵轴平行于所述第一表面。
11.如权利要求10所述的方法， 其中所述场板条结构的正交于所述纵轴的第二宽度W2大于所述介电条状结构的正交于所述纵轴的第一宽度wl。
12.如权利要求11所述的方法，进一步包括: 形成具有大于所述第一宽度《I的一半并且小于所述第二宽度《2的一半的厚度的适形介电层。
13.如权利要求1所述的方法， 其中所述第一掩模覆盖了具有包括第三条状部分和第三鳍部分的第三区域，所述第三区域通过所述第二区域与所述第一区域间隔开；以及 在形成所述凹槽之后，在所述第三区域中所述介电条状结构的剩余部形成厚于所述鳍部分中形成的栅极介电体的第三单元绝缘体结构。
14.如权利要求1所述的方法，进一步包括: 通过穿过接触沟槽的侧壁引入杂质，在平行于所述第一表面的、由所述介电条状结构的纵轴定义的第一横向方向上提供直接邻接所述沟道区/体区的源区，所述接触沟槽的侧壁通过使用包括在所述第一掩模或用于形成所述介电条状结构的沟槽掩模中的位置信息形成。
15.—种半导体器件,包括: 埋置场板条，其在半导体部分的第一区域中，其中所述场板条的纵轴平行于第一横向方向延伸，所述第一横向方向平行于所述半导体部分的第一表面；和 埋置单元条，其包括在所述第一区域中的第一单元绝缘体结构和在所述第一横向方向上邻接所述第一区域的第二区域中的埋置栅电极， 其中薄于所述第一单元绝缘层的栅极介电体介电绝缘所述埋置栅电极和在相邻的单元条中形成的半导体鳍。
16.如权利要求15所述的半导体器件，进一步包括: 沟道区/体区，其在所述半导体鳍中， 其中，所述沟道区/体区和直接邻接所述沟道区/体区且在所述第一横向方向上延伸的漂移区之间的结与所述埋置栅电极和所述第一单元绝缘体结构之间界面横向地对准。
17.如权利要求15所述的半导体器件，进一步包括: 第二单元绝缘体结构，其在正交于所述第一表面的垂直方向上绝缘所述埋置栅电极与所述半导体部分，所述第二单元绝缘体结构厚于所述栅极介电体。
18.如权利要求15所述的半导体器件，进一步包括: 第三单元绝缘体结构，其填充所述单元条的处于第三区域中的第三部分，所述第三区域被所述第二区域从所述第一区域间隔开。
19.如权利要求15所述的半导体器件， 其中所述场板条沿正交于所述第一横向方向的第二横向方向的第二宽度大于所述单元条沿着所述第二横向方向的宽度。
20.如权利要求15所述的半导体器件， 其中所述栅极介电体的部分被形成在所述半导体鳍的平行于所述第一表面的上表面上。
【文档编号】H01L29/78GK104517856SQ201410499246
【公开日】2015年4月15日 申请日期:2014年9月25日 优先权日:2013年10月2日
【发明者】M·珀尔齐尔, T·施勒塞尔, A·梅瑟 申请人:英飞凌科技奥地利有限公司