一种ESD布局结构、电子装置的制作方法

本发明涉及半导体领域，具体地，本发明涉及一种ESD布局结构、电子装置。

背景技术：

随着半导体技术的不断发展，为了提高器件的性能，需要不断缩小集成电路器件的尺寸，随着CMOS器件尺寸的不断缩小，促进了三维设计如鳍片场效应晶体管(FinFET)的发展。

相对于现有的平面晶体管，所述FinFET器件在沟道控制以及降低短沟道效应等方面具有更加优越的性能；平面栅极结构设置于所述沟道上方，而在FinFET中所述栅极环绕所述鳍片设置，因此能从三个面来控制静电，在静电控制方面的性能也更突出。

在提高集成结构性能和集成度的同时却造成内部结构在静电泄放ESD冲击来临时更容易被损坏，ESD是指静电放电(Electrostatic Discharge，简称ESD)。

ESD保护结构的设计目的就是要避免工作结构成为ESD的放电通路而遭到损害，保证在任意两芯片引脚之间发生的ESD，都有适合的低阻旁路将ESD电流引入电源线。这个低阻旁路不但要能吸收ESD电流，还要能钳位工作结构的电压，防止工作结构由于电压过载而受损。这条结构通路还需要有很好的工作稳定性，能在ESD发生时快速响应，而且还不能对芯片正常工作结构有影响。

在FinFET器件中通常选用浅沟槽隔离二极管类型的ESD作为ESD保护结构。鳍片结合ESD的性能由于鳍片结构而退化，其中ESD电流需要穿过这些横截面狭窄的鳍片结构而实现放电，这很容易引起局部缺陷，从而使ESD的稳健性变差，降低器件性能。

因此需要对目前所述ESD进行改进，以便解决目前FinFET器件中存在的问题。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提供了一种ESD布局结构，包括：

第一掺杂类型阱区；

第一掺杂类型鳍片阵列，位于所述第一掺杂类型阱区上方，包括若干行第一掺杂类型鳍片；

鳍片二极管阵列，位于所述第一掺杂类型阱区上方，包括若干行鳍片二极管，所述鳍片二极管中鳍片的底部为第一掺杂类型，所述鳍片的顶部为第二掺杂类型；

其中，所述第一掺杂类型鳍片阵列与所述鳍片二极管阵列并列间隔设置，并且每一行所述第一掺杂类型鳍片与每一行所述鳍片二极管相互交错设置。

可选地，所述ESD布局结构还进一步包括浅沟槽隔离结构，所述浅沟槽隔离结构位于所述第一掺杂类型阱区的上方并部分覆盖所述第一掺杂类型鳍片阵列和所述鳍片二极管阵列。

可选地，所述浅沟槽隔离结构的高度完全覆盖所述鳍片二极管中所述第一掺杂类型的部分。

可选地，每行所述鳍片二极管的中心线与两行所述第一掺杂类型鳍片之间的浅沟槽隔离结构的中心线在同一直线上。

可选地，在所述第一掺杂类型鳍片阵列和所述鳍片二极管阵列的下方还分别形成有接触孔阵列，以分别形成电连接。

可选地，所述ESD布局结构还进一步包括半导体衬底，位于所述第一掺杂类型阱区的下方。

可选地，所述第一掺杂类型为P型掺杂，所述第二掺杂类型为N型掺杂。

可选地，所述第一掺杂类型为N型掺杂，所述第二掺杂类型为P型掺杂。

本发明还提供了一种电子装置，包括上述的ESD布局结构。

为了解决现有技术中存在的问题，提供了一种本发明为了解决现有技术中存在的问题，提供了一种ESD布局结构，所述ESD结构为鳍片二极管类型，其中，所述ESD结构包括第一掺杂类型鳍片和鳍片二极管阵列并且每一行所述第一掺杂类型鳍片与每一行所述鳍片二极管相互交错设置，通过所述设置ESD电流放电时需要从鳍片二极管(N+/PW)至第一掺杂类型鳍片(P+/PW)穿过更长的距离，可以进一步提高所述ESD结构的稳健性，减小缺陷的发生。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的装置及原理。在附图中，

图1为本发明的实施方式中所述FinFET器件中ESD布局结构的结构示意图；

图2为本发明的实施方式中另一FinFET器件中ESD布局结构的剖面图，其中A为第一掺杂类型鳍片的结构示意图；A为鳍片二极管的结构示意图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

应当理解的是，本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大。自始至终相同附图标记表示相同的元件。

应当明白，当元件或层被称为“在...上”、“与...相邻”、“连接到”或“耦合到”其它元件或层时，其可以直接地在其它元件或层上、与之相邻、连接或耦合到其它元件或层，或者可以存在居间的元件或层。相反，当元件被称为“直接在...上”、“与...直接相邻”、“直接连接到”或“直接耦合到”其它元件或层时，则不存在居间的元件或层。应当明白，尽管可使用术语第一、第二、第三等描述各种元件、部件、区、层和/或部分，这些元件、部件、区、层和/或部分不应当被这些术语限制。这些术语仅仅用来区分一个元件、部件、区、层或部分与另一个元件、部件、区、层或部分。因此，在不脱离本发明教导之下，下面讨论的第一元件、部件、区、层或部分可表示为第二元件、部件、区、层或部分。

空间关系术语例如“在...下”、“在...下面”、“下面的”、“在...之下”、“在...之上”、“上面的”等，在这里可为了方便描述而被使用从而描述图中所示的一个元件或特征与其它元件或特征的关系。应当明白，除了图中所示的取向以外，空间关系术语意图还包括使用和操作中的器件的不同取向。例如，如果附图中的器件翻转，然后，描述为“在其它元件下面”或“在其之下”或“在其下”元件或特征将取向为在其它元件或特征“上”。因此，示例性术语“在...下面”和“在...下”可包括上和下两个取向。器件可以另外地取向(旋转90度或其它取向)并且在此使用的空间描述语相应地被解释。

在此使用的术语的目的仅在于描述具体实施例并且不作为本发明的限制。在此使用时，单数形式的“一”、“一个”和“所述/该”也意图包括复数形式，除非上下文清楚指出另外的方式。还应明白术语“组成”和/或“包括”，当在该说明书中使用时，确定所述特征、整数、步骤、操作、元件和/或部件的存在，但不排除一个或更多其它的特征、整数、步骤、操作、元件、部件和/或组的存在或添加。在此使用时，术语“和/或”包括相关所列项目的任何及所有组合。

实施例一

本发明为了解决现有技术中存在的问题，提供了一种FinFET器件中ESD布局结构，所述测量结构如图1所示，其中图2为本发明的实施方式中另一FinFET器件中ESD布局结构的剖面图，其中A为第一掺杂类型鳍片的结构示意图；A为鳍片二极管的结构示意图。

如图1所示，所述ESD布局结构包括：

第一掺杂类型阱区12；

第一掺杂类型鳍片阵列11，位于所述第一掺杂类型阱区12上方，包括若干行第一掺杂类型鳍片111；

鳍片二极管阵列10，位于所述第一掺杂类型阱区12上方，包括若干行鳍片二极管101，所述鳍片二极管101中鳍片的底部1012为第一掺杂类型，所述鳍片的顶部1011为第二掺杂类型；

其中，所述第一掺杂类型鳍片阵列11与所述鳍片二极管阵列10并行间隔设置，并且每一行所述第一掺杂类型鳍片与每一行所述鳍片二极管相互交错设置。

进一步，所述ESD布局结构还进一步包括半导体衬底(图中未示出)，位于所述第一掺杂类型阱区的下方。

其中，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

可选地，所述半导体衬底可以选用N型或者P型，在该实施例中所述半导体衬底选用P型。

其中，所述第一掺杂类型阱区12位于所述半导体衬底中，所述第一掺杂类型阱区12可以为N阱或P阱，在该实施例中所述第一掺杂类型阱区12为P阱，例如在半导体衬底中形成P阱，例如在所述半导体衬底中轻掺杂P型杂质，例如B、Ga，以在N型衬底上扩散P型区，形成所述P阱区。其中，所述离子注入方法、能量、剂量可以选用本领域常用的方法，在此不再赘述。

第一掺杂类型鳍片阵列11为N型或者P型鳍片，在该实施例中，所述第一掺杂类型鳍片阵列11为P型鳍片。

其中，所述第一掺杂类型鳍片阵列包括若干行第一掺杂类型鳍片111，所述若干行第一掺杂类型鳍片(P型鳍片)111相互平行且间隔设置，如图1所示。

所述第一掺杂类型鳍片111位于所述P阱上，具体的形成方法包括：在P阱上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻P阱以在其上形成鳍片结构。

其中，所述ESD布局结构还进一步包括浅沟槽隔离结构，所述浅沟槽隔离结构位于所述第一掺杂类型阱区上方并部分覆盖所述第一掺杂类型鳍片阵列和所述鳍片二极管阵列。

具体地，所述浅沟槽隔离结构在所述P阱上还形成有隔离材料层，所述隔离材料层填充所述第一掺杂类型鳍片周围的间隙并且部分覆盖所述第一掺杂类型鳍片的底部，以形成目标高度的鳍片，如图2中A所示。

具体地，所述沉积隔离材料层的形成方法可以包括：沉积隔离材料层，以完全填充第一掺杂类型鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP。然后回蚀刻所述隔离材料层，至所述鳍片的目标高度。具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片，进而形成具有特定高度的鳍片。

其中，所述第一掺杂类型鳍片111的顶部可以具有比P阱掺杂浓度更大的P型掺杂，具体掺杂浓度并不局限于某一数值范围，可以根据具体需要进行设置。

其中，所述鳍片二极管的结构和形成均和所述第一掺杂类型鳍片类似，不同的在于，所述鳍片二极管中鳍片具有两种不同的掺杂，例如所述鳍片二极管101中鳍片的底部1012为第一掺杂类型，所述鳍片的顶部1011为第二掺杂类型，以形成鳍片晶体管。

具体地，在该实施例中，所述鳍片二极管101中鳍片的底部1012为P型，所述鳍片的顶部1011为N型。

更具体地，其中，所述浅沟槽隔离结构的高度完全覆盖所述鳍片二极管中所述鳍片的底部为第一掺杂类型的部分，此外，所述浅沟槽隔离结构还可以部分覆盖所述鳍片的顶部1011，如图2中B所示。

进一步，为了改变现有技术中存在的问题，在本申请中所述第一掺杂类型鳍片阵列11整体与所述鳍片二极管阵列10整体并行间隔设置，如图1所示，但是其中每一行所述第一掺杂类型鳍片与每一行所述鳍片二极管相互交错设置，即所述第一掺杂类型鳍片与每一行所述鳍片二极管在鳍片的延伸方向上并非对对齐设置，而且相互交错，错开一定的距离，通过所述设置ESD电流放电时需要从鳍片二极管(N+/PW)至第一掺杂类型鳍片(P+/PW)穿过更长的距离，可以进一步提高所述ESD结构的稳健性，减小ESD缺陷的发生。

具体地，所述第一掺杂类型鳍片与所述鳍片二极管之间的浅沟槽隔离结构相互对齐设置，更具体地，所述鳍片二极管的中心线与所述第一掺杂类型鳍片之间的浅沟槽隔离结构中心线在一直线上，如图1中所述虚线所示，所述第一掺杂类型鳍片与每一行所述鳍片二极管在鳍片的延伸方向上是相互交错的。

可选地，在所述第一掺杂类型鳍片阵列和所述鳍片二极管阵列的下方还分别形成有接触孔阵列，以分别形成电连接。

所述接触孔可以选用常用的导电材料，以和所述抬升源漏形成电连接，例如可以选用接触电阻较小的金属材料，比如可以选择铜、铝等。

为了解决现有技术中存在的问题，提供了一种本发明为了解决现有技术中存在的问题，提供了一种ESD布局结构，所述ESD结构为鳍片二极管类型，其中，所述ESD结构包括第一掺杂类型鳍片和鳍片二极管阵列并且每一行所述第一掺杂类型鳍片与每一行所述鳍片二极管相互交错设置，通过所述设置ESD电流放电时需要从鳍片二极管(N+/PW)至第一掺杂类型鳍片(P+/PW)穿过更长的距离，可以进一步提高所述ESD结构的稳健性，减小缺陷的发生。

实施例二

本发明为了解决现有技术中存在的问题，提供了一种FinFET器件中ESD布局结构，所述测量结构如图1所示，其中图2为本发明的实施方式中另一FinFET器件中ESD布局结构的剖面图，其中A为第一掺杂类型鳍片的结构示意图；A为鳍片二极管的结构示意图。

如图1所示，所述ESD布局结构包括：

第一掺杂类型阱区12；

第一掺杂类型鳍片阵列11，位于所述第一掺杂类型阱区12上方，包括若干行第一掺杂类型鳍片111；

鳍片二极管阵列10，位于所述第一掺杂类型阱区12上方，包括若干行鳍片二极管101，所述鳍片二极管101中鳍片的底部1012为第一掺杂类型，所述鳍片的顶部1011为第二掺杂类型；

其中，所述第一掺杂类型鳍片阵列11与所述鳍片二极管阵列10并行间隔设置，并且每一行所述第一掺杂类型鳍片与每一行所述鳍片二极管相互交错设置。

进一步，所述ESD布局结构还进一步包括半导体衬底(图中未示出)，位于所述第一掺杂类型阱区的下方。

其中，所述半导体衬底可以是以下所提到的材料中的至少一种：硅、绝缘体上硅(SOI)、绝缘体上层叠硅(SSOI)、绝缘体上层叠锗化硅(S-SiGeOI)、绝缘体上锗化硅(SiGeOI)以及绝缘体上锗(GeOI)等。

可选地，所述半导体衬底可以选用N型或者P型，在该实施例中所述半导体衬底选用N型。

其中，所述第一掺杂类型阱区12位于所述半导体衬底中，所述第一掺杂类型阱区12可以为N阱或P阱，在该实施例中所述第一掺杂类型阱区12为N阱，例如在半导体衬底中形成N阱，例如在所述半导体衬底中轻掺杂N型杂质，例如P、As，以在P型衬底上扩散N型区，形成所述N阱区。其中，所述离子注入方法、能量、剂量可以选用本领域常用的方法，在此不再赘述。

第一掺杂类型鳍片阵列11为N型或者P型鳍片，在该实施例中，所述第一掺杂类型鳍片阵列11为N型鳍片。

其中，所述第一掺杂类型鳍片阵列包括若干行第一掺杂类型鳍片111，所述若干行第一掺杂类型鳍片(N型鳍片)111相互平行且间隔设置，如图1所示。

所述第一掺杂类型鳍片111位于所述N阱上，具体的形成方法包括：在N阱上形成硬掩膜层(图中未示出)，形成所述硬掩膜层可以采用本领域技术人员所熟习的各种适宜的工艺，例如化学气相沉积工艺，所述硬掩膜层可以为自下而上层叠的氧化物层和氮化硅层；图案化所述硬掩膜层，形成用于蚀刻半导体衬底以在其上形成鳍片的多个彼此隔离的掩膜，在一个实施例中，采用自对准双图案(SADP)工艺实施所述图案化过程；蚀刻N阱以在其上形成鳍片结构。

其中，所述ESD布局结构还进一步包括浅沟槽隔离结构，所述浅沟槽隔离结构位于所述第一掺杂类型阱区上方并部分覆盖所述第一掺杂类型鳍片阵列和所述鳍片二极管阵列。

具体地，所述浅沟槽隔离结构在所述N阱上还形成有隔离材料层，所述隔离材料层填充所述第一掺杂类型鳍片周围的间隙并且部分覆盖所述第一掺杂类型鳍片的底部，以形成目标高度的鳍片，如图2中A所示。

具体地，所述沉积隔离材料层的形成方法可以包括：沉积隔离材料层，以完全填充第一掺杂类型鳍片结构之间的间隙。在一个实施例中，采用具有可流动性的化学气相沉积工艺实施所述沉积。隔离材料层的材料可以选择氧化物，例如HARP。然后回蚀刻所述隔离材料层，至所述鳍片的目标高度。具体地，回蚀刻所述隔离材料层，以露出部分所述鳍片，进而形成具有特定高度的鳍片。

其中，所述第一掺杂类型鳍片111的顶部可以具有比N阱掺杂浓度更大的N型掺杂，具体掺杂浓度并不局限于某一数值范围，可以根据具体需要进行设置。

其中，所述鳍片二极管的结构和形成均和所述第一掺杂类型鳍片类似，不同的在于，所述鳍片二极管中鳍片具有两种不同的掺杂，例如所述鳍片二极管101中鳍片的底部1012为第一掺杂类型，所述鳍片的顶部1011为第二掺杂类型。

具体地，在该实施例中，所述鳍片二极管101中鳍片的底部1012为N型，所述鳍片的顶部1011为P型。

更具体地，其中，所述浅沟槽隔离结构的高度完全覆盖所述鳍片二极管中所述鳍片的底部为第一掺杂类型部分，此外，所述浅沟槽隔离结构还可以部分覆盖所述鳍片的顶部1011，如图2中B所示。

进一步，为了改变现有技术中存在的问题，在本申请中所述第一掺杂类型鳍片阵列11整体与所述鳍片二极管阵列10整体并行间隔设置，如图1所示，但是其中每一行所述第一掺杂类型鳍片与每一行所述鳍片二极管相互交错设置，即所述第一掺杂类型鳍片与每一行所述鳍片二极管在鳍片的延伸方向上并非对对齐设置，而且相互交错，错开一定的距离，通过所述设置ESD电流放电时需要从鳍片二极管(P+/NW)至第一掺杂类型鳍片(N+/NW)穿过更长的距离，可以进一步提高所述ESD结构的稳健性，减小ESD缺陷的发生。

具体地，所述第一掺杂类型鳍片与所述鳍片二极管之间的浅沟槽隔离结构相互对齐设置，更具体地，所述鳍片二极管的中心线与所述第一掺杂类型鳍片之间的浅沟槽隔离结构中心线在一直线上，如图1中所述虚线所示，所述第一掺杂类型鳍片与每一行所述鳍片二极管在鳍片的延伸方向上是相互交错的。

可选地，在所述第一掺杂类型鳍片阵列和所述鳍片二极管阵列的下方还分别形成有接触孔阵列，以分别形成电连接。

所述接触孔可以选用常用的导电材料，以和所述抬升源漏形成电连接，例如可以选用接触电阻较小的金属材料，比如可以选择铜、铝等。

为了解决现有技术中存在的问题，提供了一种本发明为了解决现有技术中存在的问题，提供了一种ESD布局结构，所述ESD结构为鳍片二极管类型，其中，所述ESD结构包括第一掺杂类型鳍片和鳍片二极管阵列并且每一行所述第一掺杂类型鳍片与每一行所述鳍片二极管相互交错设置，通过所述设置ESD电流放电时需要从鳍片二极管(P+/NW)至第一掺杂类型鳍片(N+/NW)穿过更长的距离，可以进一步提高所述ESD结构的稳健性，减小缺陷的发生。

实施例三

本发明还提供了一种电子装置，包括实施例一或二所述的ESD结构。

本实施例的电子装置，可以是手机、平板电脑、笔记本电脑、上网本、游戏机、电视机、VCD、DVD、导航仪、照相机、摄像机、录音笔、MP3、MP4、PSP等任何电子产品或设备，也可为任何包括所述ESD结构的中间产品。本发明实施例的电子装置，由于使用了上述的ESD结构，因而具有更好的性能。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。