垂直通道结构的制作方法

本发明是有关于一种通道结构，且特别是有关于一种垂直通道结构。

背景技术：

随着科技日新月异，电子元件的进步增加了对更大储存能力的需要。为了满足高储存密度(high storage density)的需求，存储器元件尺寸变得更小而且集成度更高。因此，存储器元件的型态已从平面型栅极(planar gate)结构的二维存储器元件(2D memory device)发展到具有垂直通道(vertical channel，VC)结构的三维存储器元件(3D memory device)。

在具有垂直通道结构的三维存储器元件的制作过程中，垂直通道孔洞(VC hole)的高深宽比(high aspect ratio)会降低介电材料填入垂直通道孔洞的能力，因此容易在填入垂直通道孔洞的介电材料中形成孔隙(void)。

在后续形成用于通道接出(channel pick up)的插塞时，用以形成插塞的导体材料常会穿过介电材料而进入到孔隙中。如此一来，将会产生不必要的电压(undesired potential)，而降低存储器元件的效能。

技术实现要素：

本发明提供一种垂直通道结构，其可有效地防止导体材料进入介电结构的孔隙中。

本发明提出一种垂直通道结构，包括基底、多个叠层结构、电荷储存结构、通道结构与介电结构。叠层结构设置于基底上。在叠层结构之间具有开口。电荷储存结构设置于开口的侧壁上。通道结构设置于电荷储存结构上与开口底部的基底上。介电结构包括第一介电层与第二介电层。第一介电层设置于通道结构上。第二介电层设置于第一介电层上，且封住开口，而在介电结构中形成孔隙。第二介电层的顶部高于第一介电层的顶部。介电结构暴露出通道结构的上部。

依照本发明的一实施例所述，在上述的垂直通道结构中，各叠层结构包括多个第一材料层与多个第二材料层。第一材料层与第二材料层交替地叠层设置。

依照本发明的一实施例所述，在上述的垂直通道结构中，第一材料层的材料例如是第一介电材料。第二材料层的材料例如是第二介电材料或导体材料。

依照本发明的一实施例所述，在上述的垂直通道结构中，电荷储存结构例如是电荷捕捉结构。

依照本发明的一实施例所述，在上述的垂直通道结构中，电荷捕捉结构例如是氧化硅层-氮化硅层-氧化硅层(ONO)的复合层。

依照本发明的一实施例所述，在上述的垂直通道结构中，通道结构包括通道间隙壁与通道主体层。通道间隙壁设置于电荷储存结构上。通道主体层设置于通道间隙壁上与开口底部的基底上。

依照本发明的一实施例所述，在上述的垂直通道结构中，在同一道刻蚀工艺中，第一介电层的刻蚀率例如是高于第二介电层的刻蚀率。

依照本发明的一实施例所述，在上述的垂直通道结构中，第一介电层的材料例如是低温氧化物(low-temperature oxide)，且第二介电层的材料例如是高密度等离子体氧化物(HDP oxide)。

依照本发明的一实施例所述，在上述的垂直通道结构中，介电结构上方的开口例如是具有W形的轮廓。

依照本发明的一实施例所述，在上述的垂直通道结构中，更包括插塞。插塞设置于介电结构上且填满开口。

基于上述，在本发明所提出的垂直通道结构中，由于第二介电层的顶部高于第一介电层的顶部，因此可形成上部为凸状的介电结构。如此一来，在后续形成用于通道接出的插塞时，由于介电结构的凸部位于孔隙上方，所以介电结构的凸部能够保护其下方的孔隙，因此可有效地防止用以形成插塞的导体材料进入孔隙中，进而提升存储器元件的可靠度与效能。此外，由于介电结构的凸部可保护其下方的孔隙，所以能够进一步地加大介电结构上方用于形成插塞的开口，因此可有效地增加插塞与通道结构的接触面积，以提升存储器元件的效能。

为让本发明的上述特征和优点能更明显易懂，下文特举实施例，并配合所附图式作详细说明如下。

附图说明

图1A至图1E为本发明一实施例的垂直通道结构的制造流程剖面图。

【符号说明】

100：基底

102：叠层结构

102a、102b：材料层

104：开口

106：电荷储存结构

108：通道间隙壁

110：通道主体材料层

110a：通道主体层

112、114：介电材料层

112a、114a：介电层

116：孔隙

118：介电结构

120：插塞

122：通道结构

具体实施方式

图1A至图1E为本发明一实施例的垂直通道结构的制造流程剖面图。

请参照图1A，提供基底100。基底100例如是半导体基底，如硅基底。在基底100上已形成有多个叠层结构102。在叠层结构102之间具有开口104。各叠层结构102包括多个材料层102a与多个材料层102b。材料层102a与材料层102b交替地叠层设置。材料层102a的材料例如是第一介电材料，如氧化硅。材料层102b的材料例如是第二介电材料或导体材料，其中第一介电材料与第二介电材料例如是不同的介电材料。第二介电材料例如是氮化硅，导体材料例如是钨或掺杂多晶硅。叠层结构102的形成方 法例如是利用沉积工艺在基底100上形成叠层材料层(未绘示)之后，再对叠层材料层进行图案化工艺。然而，叠层结构102的形成方法并不以此为限。此外，在对叠层材料层进行图案化工艺时，可进行过刻蚀(over-etching)工艺，以确保叠层材料层的最下层的需被移除部分确实经刻蚀移除，而定义出叠层结构102的图案。此外，在进行过刻蚀工艺时，可能会移除部分基底100。

在开口104的侧壁上形成电荷储存结构106。电荷储存结构106例如是电荷捕捉结构，如氧化硅层-氮化硅层-氧化硅层(ONO)的复合层。

在电荷储存结构106上形成通道间隙壁108。通道间隙壁108的材料例如是半导体材料，如多晶硅。

电荷储存结构106与通道间隙壁108的形成方法例如是利用沉积工艺在叠层结构102上与开口104中形成电荷储存结构层(未绘示)与通道间隙壁材料层(未绘示)之后，再对电荷储存结构层与通道间隙壁材料层进行回刻蚀(etching back)工艺。然而，电荷储存结构106与通道间隙壁108的形成方法并不以此为限。此外，在进行上述回刻蚀工艺时，可进行过刻蚀工艺，以确保能够移除位于开口104底部的电荷储存结构106，而暴露出基底100。此外，在进行过刻蚀工艺时，可能会移除部分基底100。

在通道间隙壁108上与开口104底部的基底100上形成通道主体材料层110。通道主体材料层110的材料例如是半导体材料，如多晶硅。通道主体材料层110的形成方法例如是化学气相沉积法。

请参照图1B，在通道主体材料层110上形成介电材料层112。介电材料层112的材料例如是低温氧化物。介电材料层112的形成方法例如是低压化学气相沉积法(low-pressure chemical vapor deposition，LPCVD)。

在介电材料层112上形成介电材料层114。介电材料层114封住开口104，而在介电材料层114中形成孔隙116。介电材料层114的材料例如是高密度等离子体氧化物。介电材料层114的形成方法例如是高密度等离子体化学气相沉积法(high density plasma chemical vapor deposition，HDPCVD)。此外，介电材料层112与介电材料层114具有不同的刻蚀率。举例来说，在同一道刻蚀工艺中，介电材料层112的刻蚀率例如是高于介电材料层114的刻蚀率。

请参照图1C，移除开口104以外的介电材料层112与介电材料层114。开口104以外的介电材料层112与介电材料层114的移除方法例如是利用通道主体材料层110作为终止层(stop layer)，对介电材料层112与介电材料层114进行平坦化工艺。其中，平坦化工艺例如是采用化学机械抛光法或回刻蚀法。

请参照图1D，移除部分介电材料层112与部分介电材料层114，而形成包括介电层112a与介电层114a的介电结构118。介电结构118虽然是以上述方法形成，但本发明并不以此为限。介电层114a的顶部高于介电层112a的顶部，因此可形成上部为凸状的介电结构118。介电结构118暴露出通道主体材料层110的上部。此外，介电层112a的顶部例如是高于最上层的材料层102b的顶部。此时，介电结构118上方的开口104例如是具有W形的轮廓。

部分介电材料层112与部分介电材料层114的移除方法例如是对部分介电材料层112与部分介电材料层114进行湿法刻蚀工艺。在此湿法刻蚀工艺中，由于介电材料层112的刻蚀率高于介电材料层114的刻蚀率，所以可使得介电层114a的顶部高于介电层112a的顶部，因此可形成上部为凸状的介电结构118。湿法刻蚀工艺例如是两阶段式湿法刻蚀工艺。在第一刻蚀阶段中，是在25℃下用HF/H₂O(50∶1)的刻蚀液进行260秒的刻蚀工艺。在第二刻蚀阶段中，是在25℃下用HF/H₂O(200∶1)的刻蚀液进行80秒的刻蚀工艺。

请参照图1E，在介电结构118上形成填满开口104的插塞120，可用于通道接出。插塞120的材料例如是导体材料，如掺杂多晶硅。举例来说，插塞120的形成方法可包括下列步骤。通过沉积工艺形成填满开口104的插塞材料层(未绘示)。利用最上层的材料层102a作为终止层，对插塞材料层进行平坦化工艺，以移除开口104以外的插塞材料层，而形成插塞120。其中，平坦化工艺例如是采用化学机械抛光法。此外，上述平坦化工艺中，可一并移除开口104以外的通道主体材料层110，而形成通道主体层110a，其中通道主体层110a与通道间隙壁108可形成通道结构122。通道结构122虽然是以上述方法形成，但本发明并不以此为限。

基于上述实施例可知，在上述垂直通道结构中，由于介电层114a的 顶部高于介电层112a的顶部，因此可形成上部为凸状的介电结构118。如此一来，在后续形成用于通道接出的插塞120时，由于介电结构118的凸部位于孔隙116上方，所以介电结构118的凸部能够保护其下方的孔隙116，因此可有效地防止用以形成插塞120的导体材料进入孔隙116中，进而提升存储器元件的可靠度与效能。此外，由于介电结构118的凸部可保护其下方的孔隙116，所以能够进一步地加大介电结构118上方用于形成插塞120的开口104，因此可有效地增加插塞120与通道结构118的接触面积，以提升存储器元件的效能。

以下，通过图1E来说明本实施例的垂直通道结构。

请参照图1E，垂直通道结构包括基底100、多个叠层结构102、电荷储存结构106、通道结构122与介电结构118。叠层结构102设置于基底100上。在叠层结构102之间具有开口104。叠层结构102包括交替地叠层设置的多个材料层102a与多个材料层102b。电荷储存结构106设置于开口104的侧壁上。通道结构122设置于电荷储存结构106上与开口104底部的基底100上。通道结构122包括通道间隙壁108与通道主体层110a。通道间隙壁108设置于电荷储存结构106上。通道主体层110a设置于通道间隙壁108上与开口104底部的基底100上。介电结构118包括介电层112a与介电层114a。介电层112a设置于通道结构122上。介电层114a设置于介电层112a上，且封住开口104，而在介电结构118中形成孔隙116。介电层114a的顶部高于介电层112a的顶部，而使得介电结构118的上部为凸状。介电结构118上方的开口104例如是具有W形的轮廓。介电结构118暴露出通道结构122的上部。垂直通道结构更包括插塞120。插塞120设置于介电结构118上且填满开口104。此外，垂直通道结构中各构件的材料、设置方式、形成方法与功效已于上述图1A至图1E的制造方法中进行详尽地说明，故于此不再赘述。

综上所述，在上述实施例的垂直通道结构中，由于介电层114a的顶部高于介电层112a的顶部，因此可形成上部为凸状的介电结构118，藉此可有效地防止用以形成插塞120的导体材料进入孔隙116中，进而提升存储器元件的可靠度与效能。此外，由于介电结构118的凸部可保护其下方的孔隙116，因此可增加插塞120与通道结构122的接触面积，以提升存 储器元件的效能。

虽然本发明已以实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中具有通常知识者，在不脱离本发明的精神和范围内，当可作些许的更动与润饰，故本发明的保护范围当视随附的权利要求范围所界定的为准。