鳍式场效应晶体管及其制造方法与流程

本发明实施例涉及鳍式场效应晶体管及其制造方法。

背景技术：

随着半导体器件的尺寸持续减小，已经发展了诸如鳍式场效应晶体管(FinFET)的三维多栅极结构以替代平面互补金属氧化物半导体(CMOS)。FinFET的结构部件是从衬底的表面向上延伸的基于硅的鳍，并且围绕由鳍形成的导电沟道的栅极在沟道上方提供更好的电连接。

在FinFET的制造期间，鳍轮廓对于工艺窗口非常关键。目前的FinFET工艺可能经历负载效应和鳍弯曲问题。

技术实现要素：

根据本发明的一个实施例，提供了一种鳍式场效应晶体管(FinFET)，包括：衬底，包括多个半导体鳍，所述半导体鳍包括至少一个有源鳍和设置在所述有源鳍的两个相对侧处的多个伪鳍；多个绝缘体，设置在所述衬底上，所述半导体鳍被所述绝缘体绝缘；栅极堆叠件，设置在所述半导体鳍的部分上方和所述绝缘体的部分上方；以及应变材料，覆盖所述有源鳍的被所述栅极堆叠件显露的部分。

根据本发明的另一实施例，还提供了一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：提供衬底；图案化所述衬底以在所述衬底中形成沟槽以及在所述沟槽之间形成半导体鳍，所述半导体鳍包括至少一个有源鳍和设置在所述有源鳍的两个相对侧处的多个伪鳍；在所述沟槽中形成多个绝缘体；在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；以及在所述有源鳍的被所述栅极堆叠件显露的部分上方形成应变材料。

根据本发明的另一实施例，还提供了根据权利要求11所述的方法，还包括：在所述衬底上形成所述绝缘体之前，去除所述伪鳍的顶部部分以减小所述伪鳍的高度。

根据本发明的又一实施例，还提供了一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：在衬底上形成多个半导体鳍，所述半导体鳍包括一组有源鳍、设置在所述一组有源鳍的一侧处的至少一个第一伪鳍和设置在所述一组有源鳍的另一侧处的至少一个第二伪鳍；在所述衬底上和在所述半导体鳍之间形成多个绝缘体；在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；部分地去除所述一组有源鳍的被所述栅极堆叠件显露的部分以形成多个凹进的部分；以及在所述一组有源鳍的所述凹进的部分上方形成应变材料。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以最佳地理解本发明的各方面。应该强调的是，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。

图1是根据一些实施例的示出用于制造FinFET的方法的流程图。

图2A至图2H是根据一些实施例的用于制造FinFET的方法的透视图。

图3A至图3H是根据一些实施例的用于制造FinFET的方法的截面图。

图4至图7是根据一些实施例的示出半导体鳍的截面图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在以下描述中，在第二部件上方或上形成第一部件可以包括第一部件和第二部件直接接触而形成的实施例，并且也可以包括形成在第一部件和第二部件之间的附加部件使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可以在各个实例中重复参考标号和/或字符。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。

而且，为便于描述，本文可以使用诸如“在...之下”、“在...下方”、“下部”、“在...之上”、“上部”等的空间相对术语，以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对位置术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且本文使用的空间相对描述符可以同样地作相应的解释。

本发明的实施例描述了FinFET的示例性制造工艺以及由该制造工艺制成的FinFET。在本发明的某些实施例中，FinFET可以形成在块状硅衬底上。仍然，作为可选方式，FinFET可以形成在绝缘体上硅(SOI)或绝缘体上锗(GOI)衬底上。另外，根据实施例，硅衬底可以包括其他导电层或其他导电元件，诸如晶体管、二极管等。实施例不限制于该上下文。

参考图1，图1示出的是根据本发明的一些实施例的用于制造FinFET的方法的流程图。该方法至少包括步骤S10、步骤S12、步骤S14和步骤S16。首先，在步骤S10中，提供衬底以及衬底上在形成多个半导体鳍，其中半导体鳍包括至少一个有源鳍和在至少一个有源鳍的两个相对侧设置的多个伪鳍。然后，在步骤S12，绝缘体形成在衬底上并且位于半导体鳍之间。绝缘体例如是用于绝缘半导体鳍的浅沟槽隔离(STI)结构。之后，在步骤S14中，栅极堆叠件形成在半导体鳍的部分上方以及绝缘体的部分上；在步骤S16中，应变材料形成在有源鳍的部分上。如图1中示出的，在栅极堆叠件的形成之后形成应变材料。然而，栅极堆叠件(步骤S14)和应变材料(步骤S16)的形成顺序不限制于本发明。

图2A是FinFET在制造方法的各个阶段的一个的透视图。图3A是沿着图2A的线I-I’截取的FinFET的截面图。在图1的步骤S10和如在图2A和图3A中示出，提供衬底200。在一个实施例中，衬底200包括多晶硅衬底(例如，晶圆)。衬底200取决于设计需求可以包括各个掺杂区(例如，p型衬底或n型衬底)。在一些实施例中，掺杂区可以掺杂有p型或n型掺杂剂。例如，掺杂区可掺杂有诸如硼或BF₂的p型掺杂剂，诸如磷或砷的n型掺杂剂和/或它们的组合。掺杂区可配置为用于n型FinFET，或者可选地配置为用于P型FinFET。在一些可选的实施例中，衬底200也可以由其他合适的元素半导体材料，诸如金刚石或锗；合适的化合物半导体，诸如砷化镓、碳化硅、砷化铟或磷化铟；或合适的合金半导体，诸如碳化硅锗、磷砷化镓或磷化镓铟制成。

在一个实施例中，在衬底200上顺序地形成垫层202a和掩模层202b。垫层202a可以是通过热氧化工艺由氧化硅薄膜形成的。垫层202a可以作为在衬底200和掩模层202b之间的粘合层。垫层202a可以作为用于蚀刻掩模202b的蚀刻停止层。在至少一个实施例中，掩模层202b是例如通过低压化学汽相沉积(LPCVD)或等离子体增强化学汽相沉积(PECVD)由氮化硅形成。掩模层202b可以在随后的光刻工艺期间用作硬掩模。具有预定图案的图案化的光刻胶层204形成在掩模层202b上。

图2B是FinFET在制造方法的各个阶段的一个的透视图。图3B是沿着图2B的线I-I’截取的FinFET的截面图。在图1的步骤S10中以及如在图2A至图2B和图3A至图3B中示出，随后蚀刻未被图案化的光刻胶层204覆盖的掩模层202b和垫层202a以形成图案化的掩模层202b’和图案化的垫层202a’以便暴露下面的衬底200。通过使用图案化的掩模层202b’、图案化的垫层202a’和图案化的光刻胶层204作为掩模，暴露和蚀刻衬底200的部分以形成沟槽206和半导体鳍208。半导体鳍208由图案化的掩模层202b’、图案化的掩模层202a’和图案化的光刻胶层204覆盖。两个邻近的沟槽206间隔间距S，在沟槽206之间的间距S可以小于约30nm。换句话说，两个邻近的沟槽通过相应的半导体鳍208间隔开。

半导体鳍208的高度和沟槽206的深度在从约5nm至约500nm的范围内。在形成沟槽206半导体鳍208之后，然后去除图案化的光刻胶层204。在一个实施例中，可以执行清洗工艺以去除半导体衬底200a和半导体鳍208的原生氧化物。可以使用稀释的氢氟(DHF)酸或其他合适的清洗溶液实施清洗工艺。

如图2B和图3B中示出的，半导体鳍208包括至少一个有源鳍208A和设置在有源鳍208A的两侧的一对伪鳍208D。换句话说，伪鳍208D的一个设置在有源鳍208A的一侧并且伪鳍208D的另一个设置在有源鳍208A的另一侧。在一些实施例中，有源鳍208A的高度和伪鳍208D的高度基本上相等。例如，有源鳍208A和伪鳍208D的高度在从约10埃至大约1000埃的范围内。伪鳍208D能够保护有源鳍208A不受由随后的沉积工艺导致的鳍弯曲。此外，伪鳍208D能够阻止有源鳍208A不受在鳍蚀刻工艺期间的负载效应的严重影响。

图2C是FinFET在制造方法的各个阶段的一个的透视图，并且图3C是沿着图2C的线I-I’截取的FinFET的截面图。在图1的步骤S12中以及如在图2B至图2C和图3B至图3C中示出，在衬底200a上方形成绝缘材料210以覆盖半导体鳍208并填充沟槽206。除了半导体鳍208之外，绝缘材料210还覆盖图案化的垫层202a’和图案化的掩模层202b’。绝缘材料210可以包括氧化硅、氮化硅、氮氧化硅、自旋介电材料或低k介电材料。可以通过高密度等离子体CVD(HDP-CVD)、次大气压CVD(SACVD)或通过旋涂等形成绝缘材料210。

图2D是FinFET在制造方法的各个阶段的一个的透视图，并且图3D是沿着图2D的线I-I’截取的FinFET的截面图。在图1的步骤S12中以及如在图2C至图2D和图3C至图3D中示出，例如实施化学机械抛光工艺以去除绝缘材料210、图案化的掩模层202b’和图案化的垫层202a’直到暴露半导体鳍208。如图2D和图3D中示出的，在抛光绝缘材料210之后，抛光的绝缘材料210的顶部表面与半导体鳍的顶部表面基本上共面。

图2E是FinFET在制造方法的各个阶段的一个的透视图，并且图3E是沿着图2E的线I-I’截取的FinFET的截面图。在图1的步骤S12中以及如在图2D至图2E和图3D至图3E中示出，通过蚀刻工艺部分地去除填充在沟槽206中的抛光的绝缘材料210使得绝缘体210a形成在衬底200a上面并且每个绝缘体210a位于两个邻近的半导体鳍208之间。在一个实施例中，蚀刻工艺可以是具有氢氟酸(HF)酸的湿蚀刻工艺或干蚀刻工艺。绝缘体210a的顶部表面T1低于半导体鳍208的顶部表面T2。半导体鳍208从绝缘体210a的顶部表面T1突出。在鳍208的顶部表面T2和绝缘体210a的顶部表面T1之间的高度差是H，高度差H在从约15nm至约50nm的范围内。

图2F是FinFET在制造方法的各个阶段的一个的透视图，并且图3F是沿着图2F的线I-I’截取的FinFET的截面图。在图1的步骤S14中以及如在图2D至图2E和图3E至图3F中示出，栅极堆叠件212形成在半导体鳍208的部分和绝缘体210a的部分上方。在一个实施例中，例如，栅极堆叠件212的延伸方向D1垂直于半导体鳍208的延伸方法D2以便覆盖半导体鳍208的中间部分M(在图3F中示出)。上述中间部分M可以作为三栅极FinFET的沟道。栅极堆叠件212包括栅极介电层212a和设置在栅极介电层212a上方的栅电极层212b。栅极介电层212b设置在半导体鳍208的部分上方以及绝缘体210a的部分上方。

形成栅极介电层212a以覆盖半导体鳍208的中间部分M。在一些实施例中，栅极介电层212a可以包括氧化硅、氮化硅、氮氧化硅或高k电介质的一层或多层。高k电介质包括金属氧化物。用于高k电介质的金属氧化物的实例包括Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu的氧化物和/或它们的混合物。在一个实施例中，栅极介电层212a是具有在约10至30埃的范围内的厚度的高k介电层。可以使用合适的工艺来形成栅极介电层，诸如原子层沉积(ALD)、化学汽相沉积(CVD)、物理汽相沉积(PVD)、热氧化、UV臭氧氧化或它们的组合。栅极介电层212a还可以包括界面层(未示出)以减小栅极介电层212a和半导体鳍208之间的损坏。界面层可以包括氧化硅。

然后在栅极介电层212a上形成栅电极层212b。在一些实施例中，栅电极层212b可以包括单层或多层结构。在一些实施例中，栅电极层212b可以包括多晶硅或金属，诸如Al、Cu、W、Ti、Ta、TiN、TiAl、TiAlN、TaN、NiSi、CoSi，具有与衬底材料相容的功函数的其他导电材料或者它们的组合。在一些实施例中，栅极电极层212b包括包含硅的材料，诸如多晶硅、非晶硅或它们的组合，并且在应变材料214的形成之前形成栅极电极层212b。在可选的实施例中，栅极电极层212b是为栅极，并且金属栅极(或称作“替代栅极)在形成应变材料214之后替代伪栅极。在可选的实施例中，栅极介电层212b包括在约30nm至约60nm的范围内的厚度。可以使用诸如ALD、CVD、PVD、镀或它们的组合的合适的工艺形成栅电极层212b。

此外，栅极堆叠件212还可以包括设置在栅极介电层212a和栅极介电层212b的侧壁上的一对间隔件212c。该对间隔件212c还可以覆盖半导体鳍208的部分。间隔件212c由介电材料(诸如氮化硅或SiCON)形成。间隔件212c可包括单层或多层结构。半导体鳍208的未被栅极堆叠件212覆盖的部分此后称为暴露的部分E。

图2G是FinFET在制造方法的各个阶段的一个的透视图，并且图3G是沿着图2G的线H-H’截取的FinFET的截面图。在图1的步骤S16中以及如在图2F至图2G和图3F至图3G中示出，去除以及使半导体鳍208的暴露的部分E凹进以形成凹进的部分R。例如，通过各向异性蚀刻、各向同性蚀刻或它们的组合去除暴露的部分E。在一些实施例中，使半导体鳍208的暴露的部分E凹进至绝缘体210a的顶部表面T1以下。凹进的部分R的深度D小于绝缘体210a的厚度TH。换句话说，没有完全去除半导体鳍208的暴露的部分E。如图2G和图3G中示出，当使半导体鳍208的暴露的部分E凹进时，未去除半导体鳍208的被栅极堆叠件212覆盖的部分。在栅极堆叠件212的侧壁处暴露半导体鳍208的被栅极堆叠件212覆盖的部分。

图2H是FinFET在制造方法的各个阶段的一个的透视图，并且图3H是沿着图2H的线H-H’截取的FinFET的截面图。在图1的步骤S16中以及如在图2G至图2H和图3G至图3H中示出，应变材料选择性地生长在半导体鳍208的凹进的部分R上方并且延伸超过绝缘体210a的顶部表面T1以对半导体鳍208施加应变或应力。

如图2H和图3H中示出的，应变材料214包括设置在栅极堆叠件212的一侧的源极和设置在栅极堆叠件212的另一侧的漏极。源极覆盖半导体鳍208的一端并且漏极覆盖半导体鳍208的另一端。在这种情况下，伪鳍208D可以通过位于其上面的应力材料214电接地。

在一些实施例中，源极和漏极可以仅覆盖有源鳍208A的被栅极堆叠件212显露的端(即，第一端和第二端)，并且栅极堆叠件212未被应力材料214覆盖。在这种情况下，伪鳍208D是电悬浮的。由于应变材料214的晶格常数不同于衬底200a，因此半导体鳍208的被栅极堆叠件212覆盖的部分被施加应变或应力以增强FinFET的载流子迁移率和性能。在一个实施例中，应变材料214，诸如碳化硅(SiC)，由LPCVD工艺外延生长以形成n型FinFET的源极和漏极。在另一个实施例中，应变材料214，诸如碳化硅(SiC)，由LPCVD工艺外延生长以形成p型FinFET的源极和漏极。

在本发明的FinFET中，当驱动电压偏置至栅极堆叠件212时，有源鳍208A包括由栅极堆叠件212覆盖的沟道。伪鳍208D是电悬浮或电接地的。换句话说，虽然栅极堆叠件212和伪鳍208D部分地重叠，但是伪鳍208D不作为晶体管的沟道。

在FinFET的制造期间，伪鳍208D经受鳍弯曲问题(即，CVD应力效应)并且有源鳍208A不受鳍弯曲问题严重影响。此外，由于伪鳍208D的形成，有源鳍208A不受装载效应和鳍弯曲效应严重影响。伪鳍208D可以增大工艺窗口并且为应变材料214(应变源极/漏极)提供更好的临界尺寸装载。因此，包括伪鳍208D的FinFET具有更好的晶圆分析和测试(WAT)结果、更好的可靠性性能和更好的产量性能。

返回参考图2A和图3A，示出的半导体鳍208包括至少一个有源鳍208A和一对伪鳍208D。然而，有源鳍208A和伪鳍208D的数量不限制于本发明。此外，伪鳍208D的高度也可以被更改。接合图4至图7描述更改的实施例。

进一步参考图4，图4示出了根据一些实施例的半导体鳍的截面图。半导体鳍208包括一组有源鳍208A(例如，两个有源鳍)和两个伪鳍208D。一个伪鳍208D设置在一组有源鳍208A的一侧并且另外一个第二伪鳍208设置在一组有源鳍208A的另一侧。在一些可选的实施例中，有源鳍208A的数量可以是多于两个。

进一步参考图5，图5示出了根据一些实施例的半导体鳍的截面图。半导体鳍208包括一组有源鳍208A(例如，两个有源鳍)和四个伪鳍208D。两个第一伪鳍208D设置在一组有源鳍208A的一侧并且另外两个第二伪鳍208D设置在一组有源鳍208A的另一侧。在一些可选的实施例中，有源鳍208A的数量可以是多于两个并且伪鳍208D的数量可以是三个或多于四个。有源鳍208A可以作为单个FinFET的沟道或多个FinFET的沟道。

进一步参考图6，图6示出了根据一些实施例的半导体鳍的截面图。半导体鳍208包括一个有源鳍208A和设置在有源鳍208A的两个相对侧的两个伪鳍208D。有源鳍208的高度H1大于伪鳍208D的高度H2。

进一步参考图7，图7示出了根据一些实施例的半导体鳍的截面图。半导体鳍208包括两个有源鳍208A和设置在有源鳍208A的两个相对侧的四个伪鳍208D。有源鳍208的高度H1大于伪鳍208D的高度H2。在一些可选的实施例中，有源鳍208A的数量可以是多于两个并且伪鳍208D的数量可以是三个或多于四个。

在一些可选的实施例中，如在图6和图7中示出，伪鳍208D的高度H2小于绝缘体210a的厚度TH。因此，伪鳍208D埋在绝缘体210a的部分中。通过鳍切割工艺制造伪鳍208D。可以在形成绝缘体210a之前实施鳍切割工艺使得去除伪鳍208D的顶部部分以减小伪鳍208D的高度。例如，鳍切割工艺可以是蚀刻工艺。可以显著地减少较短的伪鳍208D经受的鳍弯曲问题(即，CVD应力效应)。

根据本发明的一些实施例，一种FinFET包括衬底、设置在衬底上的多个绝缘体、栅极堆叠件和应变材料。衬底包括多个半导体鳍。半导体鳍包括至少一个有源鳍和设置在有源鳍的两个相对侧处的多个伪鳍。绝缘体设置在衬底上并且半导体鳍被绝缘体绝缘。栅极堆叠件设置在半导体鳍的部分上方以及绝缘体的部分上方。应变材料覆盖有源鳍的被栅极堆叠件显露的部分。

根据本发明的可选的实施例，一种制造FinFET的方法包括至少以下步骤：在衬底上形成多个半导体鳍，其中，半导体鳍包括至少一个有源鳍和设置在有源鳍的两个相对侧处的多个伪鳍。多个绝缘体形成在衬底上并且位于半导体鳍之间。栅极堆叠件形成在半导体鳍的部分上方以及绝缘体的部分上方。应变材料形成在有源鳍的被栅极堆叠件显露的部分上。

根据本发明的又一些可选的实施例，一种制造FinFET的方法包括至少以下步骤：在衬底上形成多个半导体鳍，其中，半导体鳍包括一组有源鳍和设置在一组有源鳍的一侧处的第一伪鳍和设置在一组有源鳍的另一侧处的至少一个第二伪鳍。在衬底上并且位于半导体鳍之间形成多个绝缘体。在半导体鳍的部分上方以及绝缘体的部分上方形成栅极堆叠件。部分地去除该组有源鳍的被栅极堆叠件显露的部分以形成多个凹进的部分。在该组有源鳍的凹进的部分上方形成应变材料。

根据本发明的一个实施例，提供了一种鳍式场效应晶体管(FinFET)，包括：衬底，包括多个半导体鳍，所述半导体鳍包括至少一个有源鳍和设置在所述有源鳍的两个相对侧处的多个伪鳍；多个绝缘体，设置在所述衬底上，所述半导体鳍被所述绝缘体绝缘；栅极堆叠件，设置在所述半导体鳍的部分上方和所述绝缘体的部分上方；以及应变材料，覆盖所述有源鳍的被所述栅极堆叠件显露的部分。

在上述FinFET中，所述有源鳍的高度与所述伪鳍的高度相同。

在上述FinFET中，所述有源鳍的高度大于所述伪鳍的高度。

在上述FinFET中，所述伪鳍掩埋在所述绝缘体的部分中。

在上述FinFET中，所述伪鳍是电接地的或电悬浮的。

在上述FinFET中，所述伪鳍包括分别设置在所述有源鳍的两个相对侧处的至少一个第一伪鳍和至少一个第二伪鳍。

在上述FinFET中，所述半导体鳍被沟槽间隔开并且所述沟槽部分地由所述绝缘体填充。

在上述FinFET中，所述应变材料包括碳化硅(SiC)或硅锗(SiGe)。

在上述FinFET中，所述应变材料包括覆盖所述有源鳍的第一端的源极和覆盖所述有源鳍的第二端的漏极，所述第一端和所述第二端被所述栅极堆叠件显露，所述源极和所述漏极分别位于所述栅极堆叠件的两个相对侧处。

在上述FinFET中，所述有源鳍包括被所述栅极堆叠件显露的多个凹进的部分并且所述应变材料覆盖所述有源鳍的所述凹进的部分。

根据本发明的另一实施例，还提供了一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：提供衬底；图案化所述衬底以在所述衬底中形成沟槽以及在所述沟槽之间形成半导体鳍，所述半导体鳍包括至少一个有源鳍和设置在所述有源鳍的两个相对侧处的多个伪鳍；在所述沟槽中形成多个绝缘体；在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；以及在所述有源鳍的被所述栅极堆叠件显露的部分上方形成应变材料。

根据本发明的另一实施例，还提供了根据权利要求11所述的方法，还包括：在所述衬底上形成所述绝缘体之前，去除所述伪鳍的顶部部分以减小所述伪鳍的高度。

在上述FinFET中，在所述衬底上形成所述绝缘体之后，具有减小后的高度的所述伪鳍掩埋在所述绝缘体的部分中。

在上述FinFET中，用于制造所述绝缘体的方法包括：在所述衬底上方形成绝缘材料以覆盖所述半导体鳍并填充所述沟槽；以及部分地去除所述绝缘材料以在所述沟槽中形成所述绝缘体，其中，所述半导体鳍从所述绝缘体突出。

在上述FinFET中，部分地去除所述绝缘材料的方法包括：去除所述绝缘材料的部分直到暴露所述半导体鳍的顶部表面；以及部分地去除填充在所述沟槽中的所述绝缘材料以形成所述绝缘体。

根据本发明的又一实施例，还提供了一种用于制造鳍式场效应晶体管(FinFET)的方法，包括：在衬底上形成多个半导体鳍，所述半导体鳍包括一组有源鳍、设置在所述一组有源鳍的一侧处的至少一个第一伪鳍和设置在所述一组有源鳍的另一侧处的至少一个第二伪鳍；在所述衬底上和在所述半导体鳍之间形成多个绝缘体；在所述半导体鳍的部分上方和所述绝缘体的部分上方形成栅极堆叠件；部分地去除所述一组有源鳍的被所述栅极堆叠件显露的部分以形成多个凹进的部分；以及在所述一组有源鳍的所述凹进的部分上方形成应变材料。

在上述方法中，还包括：在将所述绝缘体形成在所述衬底上之前，去除所述第一伪鳍和所述第二伪鳍的顶部部分以减小所述第一伪鳍和所述第二伪鳍的高度。

在上述方法中，在所述衬底上形成所述绝缘体之后，具有减小后的高度的所述第一伪鳍和所述第二伪鳍掩埋在所述绝缘体的部分中。

在上述方法中，用于制造所述绝缘体的方法包括：在所述衬底上方形成绝缘材料以覆盖所述半导体鳍；以及部分地去除所述绝缘材料以形成所述绝缘体，其中，所述半导体鳍从所述绝缘体突出。

在上述方法中，部分地去除所述绝缘材料的方法包括：去除所述绝缘材料的部分直到暴露所述半导体鳍的顶部表面；以及部分地去除位于所述半导体鳍之间的所述绝缘材料以形成所述绝缘体。

以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。