具有增大的宽度的三端口位单元的制作方法

本申请要求共同拥有的于2014年8月26日提交的美国非临时专利申请No.14/468,976的优先权，该专利申请的内容通过援引全部明确纳入于此。

领域

本公开一般涉及位单元。

相关技术描述

技术进步已产生越来越小且越来越强大的计算设备。例如，当前存在各种各样的便携式个人计算设备，包括较小、轻量且易于由用户携带的无线计算设备，诸如便携式无线电话、个人数字助理(PDA)以及寻呼设备。更具体地，便携式无线电话(诸如蜂窝电话和网际协议(IP)电话)可通过无线网络传达语音和数据分组。此外，许多此类无线电话包括被纳入于其中的其他类型的设备。例如，无线电话还可包括数码相机、数码摄像机、数字记录器以及音频文件播放器。同样，此类无线电话可处理可执行指令，包括可被用于访问因特网的软件应用，诸如web浏览器应用。如此，这些无线电话可包括显著的计算能力。

电子设备(诸如无线电话)可包括包含由一个或多个存储器单元制成的存储器阵列的存储器。可用于存储器(例如，L1/L2高速缓存)的一种类型的存储器单元是三端口位单元。三端口位单元可包括两个读端口和一个写端口，并且可被用于静态随机存取存储器(SRAM)器件。在14纳米(nm)互补金属氧化物半导体(CMOS)技术中，三端口SRAM位单元可通过使用鳍式场效应晶体管(FinFET)以及两个金属层(被称为M1和M2层)的覆盖的双掩模光刻-蚀刻-光刻-蚀刻(LELE)工艺来制造。顶部金属层M2可按非线性方式被图案化并可包括“凹凸(jog)”(例如，线圈)。对于小于14nm的制造工艺(例如，10nm或7nm)，由于自对准双图案化(SADP)与LELE相比所提供的降低的成本和改善的过程控制(例如，更精确的线宽和线间隔控制)，对于形成M1和M2而言SADP可能比LELE更优选。然而，SADP可能不支持包括凹凸的非线性图案。由此，用于14nm制造的三端口位单元可能不兼容SADP。

从14nm技术缩减还可能提出其他挑战。例如，对于14nm和更大的技术节点，三端口位单元的宽度可被限制成小于或等于接触式多晶间距(CPP，即接触式多晶(栅极)线之间的距离)的两倍。对于14nm，CPP可以是约80-90nm。如本文中所使用的，单元“宽度”可以垂直于多晶方向且沿鳍方向。对于小于14nm的技术节点，CPP被减小，这导致减小的位单元宽度。当位单元宽度被减小(即，缩窄)时，位单元中的写字线和读字线也可被缩窄，从而导致因增大的字线电阻器-电容器(RC)电阻而引起的增加的读/写等待时间。另外，较小的位单元大小可能导致位单元中的金属-金属通孔之间的间隔减小。随着通孔到通孔间隔减小，可能变得更加难以使用LELE(即，双掩模)来图案化这些通孔。结果，可以使用第三掩模(即，LELELE)，这可能增加位单元的制造成本。

概述

本公开提供了包括线性图案并因此与SADP兼容的位单元设计，该SADP诸如用于小于14nm的技术节点(例如，10nm或7nm)。根据第一技术，三端口位单元可具有大于CPP的两倍的宽度。位单元宽度的增大可以实现该位单元中更宽的字线，这可通过减小字线RC电阻来减少读/写等待时间。增大位单元宽度还可将金属-金属通孔之间的间隔增大到足够与双掩模LELE工艺兼容的距离。由此，将位单元宽度增大到大于CPP的两倍还可使得金属-金属通孔能够被图案化而无需引入附加的掩模工艺。

根据第二技术，三端口位单元可包括彼此耦合的两个存储锁存器，其中这些锁存器的一侧被短路。将两个锁存器耦合在一起可将位单元的总宽度从2*CPP增大到4*CPP，这可实现如关于第一技术所描述的益处(例如，与SADP兼容的线性图案、更宽的字线、增大的金属-金属通孔间隔，等等)。此外，由于两个锁存器被包括在每个位单元中，因此每个位单元可具有内置数据冗余。

根据第三技术，可如关于第二技术所描述地形成三端口位单元。另外，三端口位单元的两个读端口可在位单元的同一侧，而不是在位单元的相对侧。使两个读端口在位单元的同一侧可以减小位单元的长度，从而导致比由第一技术或第二技术的位单元占据的总面积更小的总面积。

在一特定实施例中，一种装置包括第一读端口、第二读端口、写端口以及至少一个存储锁存器。包括第一读端口、第二读端口和写端口的位单元的宽度大于与该位单元相关联的接触式多晶间距(CPP)的两倍。

在另一特定实施例中，一种位单元包括第一读端口、第二读端口、写端口、第一存储锁存器以及第二存储锁存器。第一存储锁存器的第一侧通过短路连接来连接至第二存储锁存器的第一侧。

在另一特定实施例中，一种位单元包括第一读端口、第二读端口、写端口、第一存储锁存器以及第二存储锁存器。第一读端口和第二读端口在第一存储锁存器和第二存储锁存器的同一侧。

在另一特定实施例中，一种位单元包括用于读取数据的第一装置、用于读取数据的第二装置以及用于写入数据的装置。该位单元还包括用于存储数据的第一装置和用于存储数据的第二装置。用于存储数据的第一装置的第一侧通过短路连接来连接至用于存储数据的第二装置的第一侧。

在另一特定实施例中，一种方法包括通过自对准双图案化(SADP)工艺来图案化位单元的第一金属层。该位单元包括第一读端口、第二读端口和写端口。该方法还包括通过SADP工艺来图案化该位单元的第二层。该位单元的宽度大于与该位单元相关联的CPP的两倍。

在另一特定实施例中，一种非瞬态计算机可读介质包括指令，该指令在由计算机执行时使该计算机执行操作，该操作包括通过SADP工艺来图案化位单元的第一金属层。该位单元包括第一读端口、第二读端口和写端口。该操作还包括通过SADP工艺来图案化该位单元的第二层。该位单元的宽度大于与该位单元相关联的CPP的两倍。

由至少一个所公开的实施例提供的一个特定优点在于三端口位单元具有增大的宽度(例如，大于CPP的两倍)，没有非线性图案，并且与小于14nm(例如，10nm或7nm)处的SADP半导体制造工艺兼容。另一特定优点在于包括一对存储锁存器(其中这些存储锁存器中的每个存储锁存器的一侧由短路连接来短路)的三端口位单元中的内置数据冗余。

本公开的其他方面、优点和特征将在阅读了整个申请后变得明了，整个申请包括以下章节：附图简述、详细描述、以及权利要求书。

附图简述

图1A和图1B是三端口位单元的第一解说性实施例的电路图；

图2是图1的三端口位单元的第一布局图；

图3是图1的三端口位单元的第二布局图；

图4A和图4B是三端口位单元的第二解说性实施例的电路图；

图5描绘了图4的三端口位单元的布局图；

图6A和图6B是三端口位单元的第三解说性实施例的电路图；

图7描绘了图6的三端口位单元的布局图；

图8是形成三端口位单元的方法的特定解说性实施例的流程图；

图9是包括图1、图4和/或图6的三端口位单元的电子设备的框图；以及

图10是制造包括图1、图4和/或图6的三端口位单元的电子设备的制造过程的特定解说性实施例的数据流图。

详细描述

以下参照附图来描述本公开的特定实施例。在本描述和附图中，出于所描绘和描述的实施例的清楚起见，相同特征由相同的附图标记来指定。

参照图1A和1B，示出了位单元100的第一解说性实施例的电路图。位单元100包括存储锁存器110。存储锁存器110可包括一对交叉耦合的反相器112、114。反相器112、114中的每一者可包括p型金属氧化物半导体(MOS)场效应晶体管(PFET)和n型MOS FET(NFET)，如图1B所示。

存储锁存器110可连接(例如，耦合)至第一写晶体管121和第二写晶体管122。写晶体管121、122可以是NFET，如图所示。第一写晶体管121可连接至第一写位线(WBL1)135和写字线(WWL)137，且第二写晶体管122可连接至第二写位线(WBL2)136和写字线(WWL)137。第一写晶体管121和第二写晶体管122可以是位单元100中的写端口的互补写晶体管。当写字线137以及写位线135或136中的一个写位线被断言时，可使用该写端口来将逻辑0(例如，低)值写入存储锁存器110。当写字线137以及写位线135或136中的另一个写位线被断言时，可使用该写端口来将逻辑1(例如，高)值写入存储锁存器110。

存储锁存器110还可连接至第一读驱动晶体管123和第二读驱动晶体管124。第一读驱动晶体管123可连接至第一读晶体管125且第二读驱动晶体管124可连接至第二读晶体管126。读驱动晶体管123、124和读晶体管125、126可以是NFET，如图所示。第一读晶体管125可连接至第一读位线(RBL1)131和第一读字线(RWL1)133。第二读晶体管126可连接至第二读位线(RBL2)132和第二读字线(RWL2)134。晶体管123和125可对应于位单元100的第一读端口，且晶体管124和126可对应于位单元100的第二读端口。读字线133和/或134可在读操作期间被断言且这些读端口可以是互补读端口。例如，当第一读端口处的数据值是逻辑0时，第二读端口处的数据值是逻辑1，反之亦然。在图1B的示例中，第一读端口(左侧)被示为读取逻辑0值(“0”)且第二读端口(右侧)被示为读取逻辑1(“1”)值。

位单元100由此可包括两个读端口和一个写端口，并且可替换地被称为“三端口”位单元。由于位单元100包括十个晶体管，因此位单元100也可被称为“10T”位单元。在一特定实施例中，位单元100被包括在静态随机存取存储器(SRAM)器件中并且提供高速并行存储器访问。作为解说性的非限定性示例，包括位单元100的SRAM器件可被用于处理器的L1和/或L2高速缓存。该SRAM器件可包括以类似网格的方式安排的一个或多个位单元阵列，包括一行或多行位单元以及一列或多列位单元。

如本文中进一步描述的，位单元100可具有高度(H)和宽度(W)。根据所描述的技术，宽度(W)可大于与位单元100相关联的接触式多晶间距(CPP)的两倍，其中CPP对应于接触式多晶(栅极)线之间的距离。CPP可替换地被称为栅极间距。例如，在10nm半导体制造工艺(例如，具有10nm最小可用线距离/特征大小的工艺)中，CPP可大致等于60-66nm。出于比较目的，针对14nm工艺(例如，具有14nm最小可用线距离/特征大小的工艺)的CPP可以是约80-90nm。在现有技术中，位单元宽度可被限制成小于或等于2*CPP。相反，本公开的技术将位单元100的宽度增大到大于2*CPP，由此实现更宽的读和写字线。如参照图2进一步描述的，较宽的字线可为位单元100提供减少的读/写等待时间。将位单元100的宽度增大到超过2*CPP还可使得金属-金属通孔之间的间隔能够增大到与双掩模光刻-蚀刻-光刻-蚀刻(LELE)工艺兼容的量，如参照图3进一步描述的。双掩模LELE可以比三掩模LELELE更便宜，LELELE可以是针对小于14nm的工艺在位单元100的宽度小于或等于2*CPP时所要求的。小于14nm的工艺的示例可包括但不限于10nm工艺和7nm工艺。

参照图2，示出了位单元100的第一布局图并将其一般地标示为200。图3描绘了位单元100的第二布局图并将其一般地标示为300。图2和3描绘了两个位单元的列，其中每个位单元具有图1A和1B所示的电路布局。在制造时，位单元100可包括各种组件/层，诸如鳍(包括源极/漏极区的FinFET)、晶体管栅极(替换地被称为多晶线)、用于晶体管源极/漏极区的中部制程触点——MD(例如，局部互连)，用于栅极/多晶线的中部制程触点——MP(例如，局部互连)、第一金属层(M1)、将MD和MP连接至M1的通孔(通孔0)、第二金属层(M2)、以及将M1连接至M2的通孔(通孔1)。图2解说了鳍、多晶线、以及M2。由此，在图2中，CPP是从多晶线的边沿到毗邻多晶线的相应边沿的距离(例如，顶部边沿到顶部边沿、或底部边沿到底部边沿)。CPP因此也可被认为是等于一个多晶宽度与一个多晶间隔之和。

如参照图1所描述的，当从14nm工艺迁移到10nm工艺时，对于图案化位单元100的诸金属层而言SADP可能是优选的。由于SADP可能不适合于凹凸/线圈，位单元100的金属层可对应于仅线性图案。当在10nm处使用仅线性图案时，激进的CPP缩减同时维持可独立访问的三条字线(2条读字线和1条写字线)可以减小字线宽度。作为解说性的非限制性示例，如果位单元的宽度固定为2*CPP，则图1的写字线137可在14nm情形中为约60-70nm宽并且可在10nm情形中为约27nm宽。减小的字线宽度可增大字线的电阻器-电容器(RC)电阻，从而导致增加的等待时间。在图2中，垂直于多晶方向且沿鳍方向的位单元宽度是纵向的。平行于多晶方向且垂直于鳍方向的位单元高度是横向的。

当迁移到小于14nm的工艺时，所描述的技术将位单元100的宽度增大到大于2*CPP。由此，可以增大写字线137和/或读字线133、134的宽度。例如，在图2中，位单元宽度被增大到大致为CPP的三倍且写字线的宽度被大致加倍到55nm。写字线宽度的增大减小了写字线的RC电阻，由此减少写等待时间并提供改善的性能。应注意，写字线宽度和读字线宽度的增加量可基于读等待时间相对于写等待时间的期望平衡而变化。例如，在读关键应用中，读字线宽度可比写字线宽度增加得更多。对于写关键应用，写字线宽度可比读字线宽度增加得更多。对于读关键和写关键应用，读和写字线宽度的相对增加可基于设计要求来确定。

还应注意，通过将位单元宽度增大到3*CPP，图2所示的10nm位单元具有与非SADP 14nm位单元(2*CPP＝2*90＝180nm)大致相同的宽度(3*CPP＝3*60＝180nm)。然而，由于从14nm到10nm的改变还可以减小鳍间距(例如，从40-50nm到30-35nm)，由位单元100占据的总面积可以被减小。位单元面积的减小可提供制造更小的存储器器件的能力，这在被包括在处理器中或被紧密地耦合至处理器的片上存储器的情形中可能是尤其期望的。为了解说，在一特定实施例中，与非SADP 14nm三端口位单元的0.186μm²的面积相比，在10nm处由位单元100占据的面积可以是约0.130平方微米(μm²)。

应注意，将位单元宽度增大到约3*CPP的示例并不被认为是限定性的。在替换实施例中，位单元宽度可被增大到大于2*CPP的另一量(例如，2.5*CPP、2.75*CPP、4*CPP等)。

尽管对于在小于14nm的技术中图案化位单元100的诸金属层而言SADP可能是优选的，但是对于形成连接这些金属层的通孔而言LELE可能是优选的(例如，出于成本相关和/或工艺相关的原因)。然而，迁移到小于14nm的工艺可能减小位单元100中的金属-金属通孔(诸如将M1层连接至M2层的通孔(通孔1))之间的间隔。具体而言，当位单元宽度固定为2*CPP时，此类通孔之间的间隔可被减小到小于40nm。这种通孔间隔减少可防止这些通孔的双色分解。即，双掩模LELE工艺可能不具有足够的工艺控制或精度来形成这些通孔。结果，可能需要三掩模LELELE工艺来图案化这些金属-金属通孔。添加另一掩模可能给位单元增加显著的制造成本。通过将位单元100的宽度增大到大于2*CPP，金属-金属通孔之间的间隔可被增大到与双掩模LELE工艺兼容的量。例如，当位单元100的宽度被增大到3*CPP时，金属-金属通孔之间的间隔可以大于60nm，如图3所示(其解说了M1、M2和通孔1层)。由此，将位单元100的宽度增大到大于2*CPP还可降低与位单元100相关联的制造成本。

参照图1-3所描述的位单元100由此可与用于小于14nm的制造工艺(例如，10nm或7nm)的SADP金属图案化兼容。另外，位单元100可具有增大的读和/或写字线宽度，这可减少读和/或写等待时间。此外，位单元100可提供金属-金属通孔之间增大的间隔并且可与用于通孔形成的双掩模LELE工艺兼容，用于通孔形成的双掩模LELE工艺与用于通孔形成的三掩模LELELE工艺相比可降低制造成本。

参照图4A和图4B，示出了三端口位单元400的第二解说性实施例的电路图。位单元400包括第一存储锁存器110，并且还包括第二存储锁存器410以及附加的写晶体管421和422。第一存储锁存器110的一侧通过短路连接450连接至第二存储锁存器410的同一侧。第一存储锁存器110连接至第一读端口且第二存储锁存器410连接至第二读端口，其中这些读端口在位单元400的相对侧，如图所示。

在一特定实施例中，如图4A的底部所示，位单元400可具有4*CPP的宽度，其大于2*CPP。由此，类似于位单元100，位单元400可与用于金属层的SADP图案化以及用于金属-金属通孔的双掩模LELE图案化兼容。位单元400的高度可大致为鳍间距的21.5倍。对于10nm工艺，鳍间距可以是30-35nm。在一特定实施例中，由位单元400占据的面积可以是约0.181μm²。

注意，位单元400提供互补的数据读取。例如，如图4B所示，当第一读端口(左侧)读取逻辑0值时，第二读端口(右侧)读取逻辑1值。另外，通过包括两个存储锁存器110、410以及将这些存储锁存器的一侧短路，位单元400具有内置数据冗余。例如，如果强逻辑1值不能被写入第一存储锁存器110的左侧(例如，由于工艺变动)，则强逻辑1值仍可由于该短路/交叉耦合动作而存在于第二存储锁存器410的左侧。

参照图5，示出了包括四个位单元的2x2阵列的布局图，其中这四个位单元中的每一者具有位单元400的电路布局。如参照图2-3所描述的，位单元可包括各种组件/层，诸如鳍、多晶栅极、MD、MP、M1、通孔0、M2和通孔1。为了清楚起见且便于解说，图5中示出了针对相同2x2阵列的三种布局图510、520和530。布局图510、520和530中的每一者描绘了鳍(在图5中被纵向图案化)和多晶栅极(在图5中被横向图案化)。第一布局图510另外描绘了MD(被横向图案化)和MP(被纵向图案化)层，其中每一层在M1层下方。第二布局图520另外描绘了M1(被纵向图案化)和通孔0(暗方块)层。第三布局图530另外描绘了M1(被纵向图案化)、M2(被横向图案化)和通孔1(浅方块)层。在一特定实施例中，可使用MD和/或MP层来图案化短路连接450。

参照图4-5描述的位单元400由此可与用于小于14nm的制造工艺(例如，10nm或7nm)的SADP金属图案化兼容，可提供减少的读和/或写等待时间，并且可与用于通孔形成的双掩模LELE兼容。位单元400还可提供内置数据冗余，这可以提高位单元400对工艺变动的容限。

参照图6A和图6B，示出了三端口位单元600的第三解说性实施例的电路图。类似于位单元400，位单元600包括第一存储锁存器110和第二存储锁存器410，其中第一存储锁存器110的第一(例如，右)侧通过短路连接450连接至第二存储锁存器410的第一(例如，右)侧。与位单元400形成对比，在位单元600中，第一读端口和第二读端口在与第一侧相对的第二(例如，左)侧，如620处所指示的。

在一特定实施例中，如图6A的底部所示，位单元600可具有4*CPP的宽度，其大于2*CPP。由此，类似于位单元100和位单元400，位单元600可与用于金属层的SADP图案化以及用于金属-金属通孔的双掩模LELE图案化兼容。位单元600的高度可大致为鳍间距的15.5倍。对于10nm工艺，鳍间距可以是30-35nm。在一特定实施例中，由位单元600占据的面积可以是约0.139μm²，其在10nm处小于位单元100的面积并且小于位单元400的面积。

注意，与位单元100和位单元400不同，位单元600不提供互补数据读取。例如，如图6B所示，当第一读端口(左侧)读取逻辑0值时，第二读端口(右侧)也读取逻辑0值。由此，包括位单元600的器件的存储器架构(例如，感测放大器、驱动器、存储器控制器等)可不同于包括位单元100或位单元400的器件的存储器架构。另外，类似于位单元400，位单元600具有内置数据冗余。

参照图7，示出了包括四个位单元的2x2阵列的布局图，其中这些位单元中的每一者具有位单元600的电路。为了清楚起见且便于解说，图7中示出了针对相同2x2阵列的三种布局图710、720和730。布局图710、720和730中的每一者描绘了鳍(在图7中被纵向图案化)和多晶栅极(在图7中被横向图案化)。第一布局图710另外描绘了MD(被横向图案化)和MP(被纵向图案化)层，其中每一层在M1层下方。第二布局图720另外描绘了M1(被垂直图案化)和通孔0(暗方块)层。第三布局图730另外描绘了M1(被纵向图案化)、M2(被横向图案化)和通孔1(浅方块)层。在一特定实施例中，可使用MD和/或MP层来图案化短路连接450。

位单元600由此可与用于小于14nm的制造工艺(例如，10nm或7nm)的SADP金属图案化兼容，可提供减少的读和/或写等待时间，并且可与用于通孔形成的双掩模LELE兼容。位单元600还可提供内置数据冗余，这可以提高位单元600对工艺变动的容限。此外，位单元600可小于位单元100和位单元400，这可以在迁移到小于14nm的半导体制造工艺时提供改进的缩放。

参照图8，示出了形成位单元的方法800的特定解说性实施例的流程图并将其一般地标示为800。在一解说性实施例中，方法800的全部或一部分可在位单元100、位单元400或位单元600的制造期间执行。

方法800可包括在802图案化位单元的鳍(源极/漏极区)和多晶线(栅极)。该位单元可包括第一读端口、第二读端口、写端口以及至少一个存储锁存器。该位单元的宽度可大于与该位单元相关联的CPP的两倍。方法800还可包括在804图案化该位单元的源极/漏极的中部制程触点(例如，局部互连)(例如，MD层)和多晶线的中部制程触点(例如，局部互连)(例如，MP层)。在一特定实施例中，图案化中部制程触点可包括在806形成短路连接。该短路连接可将该位单元的第一存储锁存器的一侧连接到该位单元的第二存储锁存器的同一侧。例如，当该位单元是位单元400或位单元600时，短路连接450可形成在MD和/或MP层中。然而，当该位单元是位单元100时，可以不形成该短路连接(即，可以不执行方法步骤806)。

方法800可进一步包括在808通过SADP工艺来图案化该位单元的第一金属层(M1)，在810使用双掩模LELE工艺来图案化该位单元的金属-金属通孔(通孔1)，以及在812通过SADP工艺来图案化该位单元的第二金属层(M2)。例如，该M1和M2层各自可以没有非线性图案并由此可与SADP兼容，如参照图2所描述的。此外，金属-金属通孔(通孔1)之间的间隔可与双掩模LELE工艺兼容，如参照图3所描述的。增加的位单元宽度还可使得通孔0间隔与双掩模LELE工艺兼容。

应注意，图8中所解说的步骤次序仅用于解说性目的且不被认为是限定性的。在替换性实施例中，某些步骤可以按不同次序执行和/或可以被并发(或者至少部分地并发)执行。

方法800可由处理单元(诸如中央处理单元(CPU)、控制器、另一硬件设备、固件设备、或其任何组合)来实现。作为示例，方法800可由执行指令的处理器来执行，如参照图10所描述的。

参照图9，描绘了一种电子设备的特定解说性实施例的框图并将其一般地标示为900。电子设备900包括耦合到存储器932的处理器910，诸如数字信号处理器(DSP)或中央处理单元(CPU)。处理器910包括SRAM器件964，其中该SRAM器件包括位单元100、位单元400和/或位单元600。例如，SRAM器件964可对应于L1和/或L2高速缓存存储器。在一解说性实施例中，SRAM器件964的位单元可根据图8的方法800的全部或一部分来制造。在一替换实施例中，SRAM器件964可在处理器910外部和/或耦合至处理器910。应注意，尽管图9解说了在特定电子设备的SRAM中使用位单元100、位单元400和/或位单元600，但是这不被认为是限定性的。根据本公开的位单元(诸如位单元100、位单元400和/或位单元600)可被包括在任何类型的电子设备的任何类型的存储器中。

图9示出了耦合至处理器910和显示器928的显示器控制器926。编码器/解码器(CODEC)934也可耦合至处理器910。扬声器936和话筒938可耦合至CODEC 934。图9还指示无线控制器940可耦合至处理器910和天线942。在一特定实施例中，处理器910、显示器控制器926、存储器932、CODEC 934以及无线控制器940被包括在系统级封装或片上系统设备(例如，移动站调制解调器(MSM))922中。在一特定实施例中，输入设备930和电源944耦合至片上系统设备922。此外，在一特定实施例中，如图9中所解说的，显示器928、输入设备930、扬声器936、话筒938、天线942和电源944在片上系统设备922外部。然而，显示器928、输入设备930、扬声器936、话筒938、天线942和电源944中的每一者可耦合至片上系统设备922的组件，诸如接口或控制器。

结合所描述的实施例，一种位单元包括用于读取数据的第一装置、用于读取数据的第二装置、用于写入数据的装置以及用于存储数据的至少一个装置。例如，用于读取数据的第一装置可包括第一读端口(例如，其包括晶体管123、晶体管125、第一读位线131和/或第一读字线133)、配置成支持位单元中的读操作的一个或多个其他器件、或其任何组合。用于读取数据的第二装置可包括第二读端口(例如，其包括晶体管124、晶体管126、第二读位线132和/或第二读字线134)、配置成支持位单元上的读操作的一个或多个其他器件、或其任何组合。用于写入数据的装置可包括写端口(例如，其包括晶体管121、晶体管122、晶体管421、晶体管422、写字线137)、配置成支持位单元中的写操作的一个或多个其他器件、或其任何组合。用于存储数据的至少一个装置可包括存储锁存器110、存储锁存器410、配置成存储数据的一个或多个其他器件、或其任何组合。在一特定实施例中，该位单元的宽度大于与该位单元相关联的接触式多晶间距(CPP)的两倍。在一特定实施例中，用于存储数据的第一装置的第一侧通过短路连接来连接至用于存储数据的第二装置的第一(即，同一)侧。例如，该短路连接可以是图4或图6的短路连接450。在一特定实施例中，用于读取数据的第一装置和用于读取数据的第二装置在用于存储数据的该至少一个装置的同一侧。例如，如图6所示，这两个读端口可以在位单元600的同一侧。在一替换实施例中，用于读取数据的第一装置和用于读取数据的第二装置在用于存储数据的该至少一个装置的相对侧。例如，如图1和图4所示，这两个读端口可以在位单元100和位单元400的相对侧。

上文公开的器件和功能性可被设计和配置在存储于计算机可读介质上的计算机文件(例如，RTL、GDSII、GERBER等)中。一些或全部此类文件可被提供给基于此类文件来制造器件的制造处理人员。结果得到的产品包括半导体晶片，其随后被切割为半导体管芯并被封装成半导体芯片。这些芯片可被部署在电子设备中。图10描绘了电子设备制造过程1000的特定解说性实施例。例如，制造过程1000可被用于制造包括位单元100、位单元400和/或位单元600的电子设备。

在制造过程1000处(诸如在研究计算机1006处)接收物理器件信息1002。物理器件信息1002可包括表示位单元100、位单元400和/或位单元600的至少一个物理性质的设计信息。例如，物理器件信息1002可包括经由耦合到研究计算机1006的用户接口1004输入的物理参数、材料特性、以及结构信息。研究计算机1006包括耦合至计算机可读介质(例如，非瞬态计算机可读介质)(诸如存储器1010)的处理器1008，诸如一个或多个处理核。存储器1010可存储计算机可读指令，其可被执行以使处理器1008将物理器件信息1002转换成遵循文件格式并生成库文件1012。

在一特定实施例中，库文件1012包括至少一个包括经转换的设计信息的数据文件。例如，库文件1012可包括被提供以与电子设计自动化(EDA)工具1020联用的位单元库(包括位单元100、位单元400和/或位单元600)。

库文件1012可在设计计算机1014处与EDA工具1020协同使用，设计计算机1014包括耦合到存储器1018的处理器1016，诸如一个或多个处理核。EDA工具1020可被存储为存储器1018处的处理器可执行指令，以使得设计计算机1014的用户能设计库文件1012的包括位单元100、位单元400和/或位单元600的电路。例如，设计计算机1014的用户可经由耦合到设计计算机1014的用户接口1024来输入电路设计信息1022。电路设计信息1022可包括表示位单元100、位单元400和/或位单元600的至少一个物理性质的设计信息。为了解说，电路设计性质可包括特定电路的标识以及与电路设计中其他元件的关系、定位信息、特征尺寸信息、互连信息、或表示位单元100、位单元400和/或位单元600的物理性质的其他信息。

设计计算机1014可被配置成转换设计信息(包括电路设计信息1022)以遵循某一文件格式。为了解说，该文件格式可包括以阶层式格式表示关于电路布局的平面几何形状、文本标记、及其他信息的数据库二进制文件格式，诸如图形数据系统(GDSII)文件格式。设计计算机1014可被配置成生成包括经转换的设计信息的数据文件，诸如包括描述位单元100、位单元400和/或位单元600的信息以及其他电路或信息的GDSII文件1026。为了解说，数据文件可包括对应于包括位单元100、位单元400和/或位单元600的片上系统(SOC)且还包括SOC内的附加电子电路和组件的信息。

GDSII文件1026可在制造过程1028处被接收以根据GDSII文件1026中的经转换信息来制造位单元100、位单元400和/或位单元600。例如，器件制造过程可包括将GDSII文件1026提供给掩模制造商1030以创建一个或多个掩模，诸如用于与光刻处理联用的掩模，其被解说为代表性掩模1032。掩模1032可在制造过程期间被用于生成一个或多个晶片1033，晶片1033可被测试并被分成管芯，诸如代表性管芯1036。管芯1036包括包含器件的电路，该器件包括位单元100、位单元400和/或位单元600。

例如，制造过程1028可包括处理器1034和存储器1035以发起和/或控制制造过程1028。存储器1035可包括可执行指令，诸如计算机可读指令或处理器可读指令。这些可执行指令可包括可由计算机(诸如处理器1034)执行的一个或多个指令。在一特定实施例中，这些可执行指令可使计算机执行图8的方法800或其至少一部分。

制造过程1028可由全自动化或部分自动化的制造系统来实现。例如，制造过程1028可以根据调度来自动化。制造系统可包括用于执行一个或多个操作以形成半导体器件的制造装备(例如，处理工具)。例如，制造装备可被配置成使用化学气相沉积(CVD)和/或物理气相沉积(PVD)来沉积一种或多种材料，使用单掩模或多掩模光刻-蚀刻工艺(例如，双掩模LELE)来图案化材料，使用光刻-冻结-光刻-蚀刻(LFLE)工艺来图案化材料，使用自对准双图案化(SADP)工艺来图案化材料，外延生长一种或多种材料，共形地沉积一种或多种材料，施加硬掩模，施加蚀刻掩模，执行蚀刻，执行平坦化，形成虚设栅极堆叠，形成栅极堆叠，执行标准1型清洗，等等。在一特定实施例中，制造过程1028对应于与小于14nm的技术节点(例如，10nm、7nm等)相关联的半导体制造过程。用于制造器件(例如，其包括位单元100、位单元400和/或位单元600)的具体工艺或工艺组合可基于设计约束和可用材料/装备。由此，在特定实施例中，可在器件的制造期间使用不同于参照图1-10描述的工艺。

作为解说性示例，在位单元100、位单元400和/或位单元600的通孔1形成期间使用的双掩模LELE工艺可包括使用第一光致抗蚀剂掩模以在器件的第一层(例如，氮化物层)上形成第一图案以及蚀刻第一图案。随后可使用第二掩模以在该器件上形成第二图案并且可向下蚀刻组合图案至该器件的第二较低层(例如，氧化物层)。在组合图案中，第一图案和第二图案的特征(例如，线)可以交织。该组合图案由此可具有与第一图案和第二图案相比较小的特征(例如，线)间距。

作为另一解说性示例，用于图案化位单元100、位单元400和/或位单元600的M1或M2层的SADP工艺可包括在器件上形成“虚设”图案。共形介电层可被形成(例如，沉积)在该虚设图案上并且可被蚀刻。在蚀刻期间，可以移除该介电层的全部，除了毗邻该虚设图案的侧壁的介电材料“间隔层”。随后可以移除该虚设图案(例如，无蚀刻)，从而留下间隔层，这可以形成具有比该虚设图案更高的特征(例如，线)密度的图案。该较高密度间隔层图案可被用来图案化M1或M2层。

制造系统(例如，执行制造过程1028的自动化系统)可具有分布式架构(例如，分层结构)。例如，该制造系统可包括根据该分布式架构分布的一个或多个处理器(诸如处理器1034)、一个或多个存储器(诸如存储器1035)、和/或控制器。该分布式架构可包括控制或发起一个或多个低级系统的操作的高级处理器。例如，制造过程1028的高级部分可包括一个或多个处理器(诸如处理器1034)，并且低级系统可各自包括一个或多个相应控制器或可受其控制。特定低级系统的特定控制器可从特定高级系统接收一个或多个指令(例如，命令)，可向下级模块或处理工具发布子命令，以及可反过来向该特定高级系统传达状态数据。一个或多个低级系统中的每个低级系统可与一件或多件相应制造装备(例如，处理工具)相关联。在一特定实施例中，该制造系统可包括分布在该制造系统中的多个处理器。例如，低级系统组件的控制器可包括处理器，诸如处理器1034。

替换地，处理器1034可以是该制造系统的高级系统、子系统、或组件的一部分。在另一实施例中，处理器1034包括制造系统的各种等级和组件处的分布式处理。

包括在存储器1035中的可执行指令可使得处理器1034能够形成(或发起形成)位单元100、位单元400和/或位单元600。在一特定实施例中，存储器1035是存储计算机可执行指令的非瞬态计算机可读介质，该计算机可执行指令可由处理器1034执行以使处理器1034发起根据图8的方法的至少一部分来形成器件。例如，这些计算机可执行指令可被执行以使处理器1034发起形成位单元100、位单元400和/或位单元600。作为解说性示例，处理器1034可发起或控制图8的方法800的一个或多个步骤。

管芯1036可被提供给封装过程1038，其中管芯1036被纳入到代表性封装1040中。例如，封装1040可包括单个管芯1036或多个管芯，诸如系统级封装(SiP)安排。封装1040可被配置成遵循一个或多个标准或规范，诸如电子器件工程联合委员会(JEDEC)标准。

关于封装1040的信息可被分发给各产品设计者(诸如经由存储在计算机1046处的组件库)。计算机1046可包括耦合到存储器1050的处理器1048，诸如一个或多个处理核。印刷电路板(PCB)工具可作为处理器可执行指令被存储在存储器1050处，以处理经由用户接口1044从计算机1046的用户接收的PCB设计信息1042。PCB设计信息1042可包括封装半导体器件在电路板上的物理定位信息，与封装1040相对应的封装半导体器件包括位单元100、位单元400和/或位单元600。

计算机1046可被配置成转换PCB设计信息1042以生成数据文件，诸如具有包括封装半导体器件在电路板上的物理定位信息、以及电连接(诸如迹线和通孔)的布局等的数据的GERBER文件1052，其中封装半导体器件对应于包括位单元100、位单元400和/或位单元600的封装1040。在其他实施例中，由经转换的PCB设计信息生成的数据文件可具有除GERBER格式以外的格式。

GERBER文件1052可在板组装过程1054处被接收并且被用于创建根据GERBER文件1052内存储的设计信息来制造的PCB，诸如代表性PCB 1056。例如，GERBER文件1052可被上传到一个或多个机器以执行PCB生产过程的各个步骤。PCB 1056可填充有电子组件(包括封装1040)以形成代表性印刷电路组装件(PCA)1058。

可在产品制造过程1060处接收PCA 1058并将PCA 1058集成到一个或多个电子设备(诸如第一代表性电子设备1062和第二代表性电子设备1064)中。例如，第一代表性电子设备1062、第二代表性电子设备1064、或这两者可包括或对应于图9的电子设备900、或其组件，诸如SRAM器件964。作为解说性而非限定性示例，第一代表性电子设备1062、第二代表性电子设备1064、或这两者可包括通信设备、固定位置数据单元、移动位置数据单元、移动电话、蜂窝电话、卫星电话、计算机、平板设备、便携式计算机、或台式计算机。作为替换或补充，第一代表性电子设备1062、第二代表性电子设备1064、或这两者可包括其中集成了位单元100、位单元400和/或位单元600的机顶盒、娱乐单元、导航设备、个人数字助理(PDA)、监视器、计算机监视器、电视机、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频盘(DVD)播放器、便携式数字视频播放器、存储或检索数据或计算机指令的任何其他设备、或其组合。作为另一解说性而非限定性示例，电子设备1062和1064中的一者或多者可包括远程单元(诸如移动电话)、手持式个人通信系统(PCS)单元、便携式数据单元(诸如个人数据助理)、启用全球定位系统(GPS)的设备、导航设备、固定位置数据单元(诸如仪表读数装备)、或者存储或检索数据或计算机指令的任何其他设备、或其任何组合。尽管图10解说了根据本公开的教导的远程单元，但本公开并不限于这些所解说的单元。本公开的实施例可合适地用在包括具有存储器和片上电路系统的有源集成电路系统的任何设备中。

包括位单元100、位单元400和/或位单元600的器件可以如在解说性过程1000中所描述的那样被制造、处理、并纳入到电子设备中。关于图1-10所公开的实施例的一个或多个方面可被包括在各个处理阶段，诸如被包括在库文件1012、GDSII文件1026(例如，具有GDSII格式的文件)、以及GERBER文件1052(例如，具有GERBER格式的文件)内，以及被存储在研究计算机1006的存储器1010、设计计算机1014的存储器1018、计算机1046的存储器1050、在各个阶段(诸如在板组装过程1054处)使用的一个或多个其他计算机或处理器(未示出)的存储器处，并且还被纳入到一个或多个其他物理实施例中，诸如掩模1032、管芯1036、封装1040、PCA 1058、其他产品(诸如原型电路或设备(未示出))、或其任何组合。尽管描绘了从物理器件设计到最终产品的各个代表性生产阶段，然而在其他实施例中可使用较少的阶段或可包括附加阶段。类似地，过程1000可由单个实体或由执行过程1000的各个阶段的一个或多个实体来执行。

尽管图1-10中的一者或多者可能解说了根据本公开的教导的系统、装置、和/或方法，但本公开不限于这些所解说的系统、装置、和/或方法。本公开的各实施例可以合适地用在包括集成电路系统(包括存储器、处理器和片上电路系统)的任何设备中。

尽管图1-10中的一者或多者可能解说了根据本公开的教导的系统、装置、和/或方法，但本公开不限于这些所解说的系统、装置、和/或方法。图1-10中任一者的如本文所解说或描述的一个或多个功能或组件可与图1-10中另一者的一个或多个其他部分相组合。相应地，本文中所描述的任何单个实施例都不应被解释为是限定性的，并且本公开的各实施例可被合适地组合而不脱离本公开的教导。

技术人员将进一步领会，结合本文所公开的实施例来描述的各种解说性逻辑框、配置、模块、电路、和算法步骤可被实现为电子硬件、由处理器执行的计算机软件、或这两者的组合。各种解说性组件、框、配置、模块、电路、和步骤已经在上文以其功能性的形式作了一般化描述。此类功能性是被实现为硬件还是处理器可执行指令取决于具体应用和加诸于整体系统的设计约束。技术人员可针对每种特定应用以不同方式来实现所描述的功能性，但此类实现决策不应被解读为致使脱离本公开的范围。

结合本文所公开的实施例描述的方法或算法的各步骤可直接用硬件、由处理器执行的软件模块或这两者的组合来实现。软件模块可驻留在随机存取存储器(RAM)、闪存、只读存储器(ROM)、可编程只读存储器(PROM)、可擦式可编程只读存储器(EPROM)、电可擦式可编程只读存储器(EEPROM)、寄存器、硬盘、可移动盘、压缩盘只读存储器(CD-ROM)、或本领域中所知的任何其他形式的非瞬态存储介质中。示例性的存储介质耦合至处理器以使该处理器能从/向该存储介质读写信息。在替换方案中，存储介质可以被整合到处理器。处理器和存储介质可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算设备或用户终端中。在替换方案中，处理器和存储介质可作为分立组件驻留在计算设备或用户终端中。

提供前面对所公开的实施例的描述是为了使本领域技术人员皆能制作或使用所公开的实施例。对这些实施例的各种修改对于本领域技术人员而言将是显而易见的，并且本文中定义的原理可被应用于其他实施例而不会脱离本公开的范围。因此，本公开并非旨在被限定于本文中示出的实施例，而是应被授予与如由所附权利要求定义的原理和新颖性特征一致的最广的可能范围。