1.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
第一鳍部，其布置在第一区域上并且从衬底的顶表面突出；
第二鳍部，其布置在第二区域上并且从衬底的顶表面突出；
第一隔离件，其接触第一鳍部；以及
第二隔离件，其接触第二鳍部，
其中，第一鳍部的上部从第一隔离件突出，
第二鳍部的上部从第二隔离件突出，
N型晶体管位于第一区域中，
P型晶体管位于第二区域中，并且
第一鳍部的上部的宽度不同于第二鳍部的上部的宽度。
2.根据权利要求1所述的半导体器件，其中，第一区域为NMOS晶体管区域，并且第二区域为PMOS晶体管区域。
3.根据权利要求1所述的半导体器件，其中，在与第一隔离件的顶表面相同的水平高度处测量的第一鳍部的上部的宽度不同于在与第二隔离件的顶表面相同的水平高度处测量的第二鳍部的上部的宽度。
4.根据权利要求1所述的半导体器件，其中，在第一水平高度处测量的第一鳍部的上部的宽度不同于在所述第一水平高度处测量的第二鳍部的上部的宽度。
5.根据权利要求1所述的半导体器件，其中，第一鳍部的侧壁凹进地弯曲，并且第二鳍部的侧壁凹进地弯曲。
6.根据权利要求1所述的半导体器件，其中，在第一鳍部的上部的顶表面与第一鳍部的上部的最低水平高度之间的中间水平高度处测量的第一鳍部的上部的宽度不同于在第二鳍部的上部的顶表面与第二鳍部的上部的最低水平高度之间的中间水平高度处测量的第二鳍部的上部的宽度。
7.根据权利要求1所述的半导体器件，其中，第一鳍部的上部的宽度大于第二鳍部的上部的宽度。
8.根据权利要求1所述的半导体器件，其中，第一鳍部的顶表面与第二鳍部的顶表面共面。
9.根据权利要求1所述的半导体器件，其中，第一鳍部的顶表面不与第二鳍部的顶表面共面。
10.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
第一鳍部，其布置在第一区域上并且从衬底的顶表面突出；
第二鳍部，其布置在第二区域上并且从衬底的顶表面突出；
第一隔离件，其接触第一鳍部；以及
第二隔离件，其接触第二鳍部，
其中，第一鳍部的上部从第一隔离件突出并且包括第一沟道区域，
第二鳍部的上部从第二隔离件突出并且包括第二沟道区域，
N型晶体管位于第一区域中，
P型晶体管位于第二区域中，
第一鳍部的上部的宽度不同于第二鳍部的上部的宽度，并且
第一鳍部的高度不同于第二鳍部的高度。
11.根据权利要求10所述的半导体器件，其中，第一鳍部的下部接触第一隔离件，并且第二鳍部的下部接触第二隔离件。
12.根据权利要求10所述的半导体器件，其中，N型晶体管的阈值电压不同于P型晶体管的阈值电压。
13.根据权利要求10所述的半导体器件，其中，第一沟道区域是用于NMOS晶体管的沟道，并且第二沟道区域是用于PMOS晶体管的沟道。
14.根据权利要求10所述的半导体器件，其中，在与第一隔离件的顶表面相同的水平高度处测量的第一鳍部的上部的宽度不同于在与第二隔离件的顶表面相同的水平高度处测量的第二鳍部的上部的宽度。
15.根据权利要求10所述的半导体器件，其中，在第一水平高度处测量的第一鳍部的上部的宽度不同于在所述第一水平高度处测量的第二鳍部的上部的宽度。
16.根据权利要求10所述的半导体器件，其中，第一隔离件的底表面不与第二隔离件的底表面共面
17.根据权利要求10所述的半导体器件，其中，第一鳍部的顶表面与第二鳍部的顶表面共面。
18.根据权利要求10所述的半导体器件，还包括位于第一鳍部上并位于第二鳍部上的栅极结构，并且栅极结构与第一鳍部和第二鳍部交叉。
19.根据权利要求10所述的半导体器件，其中，第一鳍部的侧壁具有这样的点，在该点处第一鳍部的侧壁凹进地弯曲，并且第二鳍部的侧壁具有这样的点，在该点处第二鳍部的侧壁凹进地弯曲。
20.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
第一鳍部，其布置在第一区域上并且从衬底的顶表面突出，第一鳍部包括第一上部和第一下部；
第二鳍部，其布置的第二区域上并且从衬底的顶表面突出，第二鳍部包括第二上部和第二下部；
第一隔离件，其接触第一鳍部的第一下部；以及
第二隔离件，其接触第二鳍部的第二下部，
其中，第一鳍部的第一上部从第一隔离件突出，
第二鳍部的第二上部从第二隔离件突出，
N型晶体管位于第一区域中，
P型晶体管位于第二区域中，
第一鳍部的第一下部的宽度大于第一鳍部的第一上部的宽度，
第二鳍部的第二下部的宽度大于第二鳍部的第二上部的宽度，
第一鳍部的第一上部的宽度不同于第二鳍部的第二上部的宽度，并且
第一鳍部的高度不同于第二鳍部的高度。
21.根据权利要求20所述的半导体器件，其中，第一鳍部的侧壁具有弯曲点，在该弯曲点处第一鳍部的侧壁凹进地弯曲，并且
第二鳍部的侧壁具有弯曲点，在该弯曲点处第二鳍部的侧壁凹进地弯曲。
22.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
多个鳍部，其从衬底的顶表面突出，所述多个鳍部包括布置在第一区域中的第一鳍部、第二鳍部和第三鳍部，并且包括布置在第二区域中的第四鳍部、第五鳍部和第六鳍部，第二鳍部布置在第一鳍部与第三鳍部之间，第五鳍部布置在第四鳍部与第六鳍部之间；
第一隔离件，其布置在第一鳍部与第二鳍部之间；
第二隔离件，其布置在第二鳍部与第三鳍部之间；
第三隔离件，其布置在第四鳍部与第五鳍部之间；以及
第四隔离件，其布置在第五鳍部与第六鳍部之间，
其中，基于由第二鳍部和第四鳍部所限定的晶体管的不同的导电类型，第二鳍部的上部的宽度不同于第四鳍部的上部的宽度。
23.根据权利要求22所述的半导体器件，其中，第二鳍部的上部设置为高于第一隔离件的顶表面，并且设置为高于第二隔离件的顶表面，并且
第四鳍部的上部设置为高于第三隔离件的顶表面。
24.根据权利要求22所述的半导体器件，其中，N型晶体管形成在第一区域中，并且
P型晶体管形成在第二区域中。
25.根据权利要求24所述的半导体器件，其中，第二鳍部的上部的宽度大于第四鳍部的上部的宽度。
26.根据权利要求24所述的半导体器件，其中，第二鳍部的上部的宽度小于第四鳍部的上部的宽度。
27.根据权利要求22所述的半导体器件，其中，第二鳍部的高度不同于第四鳍部的高度。
28.根据权利要求24所述的半导体器件，其中，第二鳍部的高度大于第四鳍部的高度。
29.根据权利要求24所述的半导体器件，其中，第二鳍部的高度小于第四鳍部的高度。
30.根据权利要求22所述的半导体器件，其中，在相同的高度水平处，第二鳍部的上部的宽度与第四鳍部的上部的宽度彼此不同。
31.根据权利要求22所述的半导体器件，还包括形成在第一隔离件、第二隔离件、第三隔离件和第四隔离件上的栅电极，并且栅电极与所述多个鳍部交叉。
32.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
多个鳍部，其布置在衬底上，并且包括第一鳍部、第二鳍部、第三鳍部、第四鳍部、第五鳍部和第六鳍部；
多个器件隔离件，其布置在衬底上，所述多个器件隔离件中的每一个器件隔离件布置在所述多个鳍部当中的两个鳍部之间；以及
栅电极，其形成在所述多个器件隔离件上，并且与所述多个鳍部交叉，
其中，第一鳍部、第二鳍部和第三鳍部布置在第一区域上，
第四鳍部、第五鳍部和第六鳍部布置在第二区域上，
第二鳍部布置在第一鳍部与第三鳍部之间，
第五鳍部布置在第四鳍部与第六鳍部之间，
所述多个鳍部的下部由所述多个器件隔离件覆盖，并且
基于由第二鳍部和第四鳍部所限定的晶体管的不同的导电类型，在相同的高度水平处，第二鳍部的上部的宽度与第四鳍部的上部的宽度彼此不同。
33.根据权利要求32所述的半导体器件，其中，所述多个器件隔离件包括接触第二鳍部的第一器件隔离件和接触第四鳍部的第二器件隔离件，并且
在与第一器件隔离件的顶表面相同的水平高度处测量的第二鳍部的宽度不同于在与第二器件隔离件的顶表面相同的水平高度处测量的第四鳍部的宽度。
34.根据权利要求32所述的半导体器件，其中，N型晶体管形成在第一区域中，并且
P型晶体管形成在第二区域中。
35.根据权利要求32所述的半导体器件，其中，第二鳍部的侧壁具有弯曲点，在该弯曲点处第二鳍部的侧壁凹进地弯曲，并且
第四鳍部的侧壁具有弯曲点，在该弯曲点处第四鳍部的侧壁凹进地弯曲。
36.根据权利要求32所述的半导体器件，其中，栅电极包括设置在第一鳍部与第二鳍部之间的第一部分以及设置在第四鳍部与第五鳍部之间的第二部分，并且
栅电极的第一部分的宽度不同于栅电极的第二部分的宽度。
37.一种半导体器件，包括：
衬底，其包括第一区域和第二区域；
多个鳍部，其从衬底的顶表面突出，并且包括第一鳍部、第二鳍部、第三鳍部、第四鳍部、第五鳍部和第六鳍部，所述多个鳍部中的每一个鳍部的下部的宽度大于所述多个鳍部中的每一个鳍部的上部的宽度；以及
多个器件隔离件，其布置在衬底上，并且包括接触第二鳍部的第一器件隔离件和接触第四鳍部的第二器件隔离件，所述多个器件隔离件中的每一个器件隔离件布置在所述多个鳍部当中的两个鳍部之间，
其中，N型晶体管形成在第一区域中，
P型晶体管形成在第二区域中，
第一鳍部、第二鳍部和第三鳍部布置在第一区域上，
第四鳍部、第五鳍部和第六鳍部布置在第二区域上，
第二鳍部布置在第一鳍部与第三鳍部之间，
第五鳍部布置在第四鳍部与第六鳍部之间，并且
基于由第二鳍部和第四鳍部所限定的晶体管的不同的导电类型，在与第一器件隔离件的顶表面相同的水平高度处测量的第二鳍部的宽度不同于在与第二器件隔离件的顶表面相同的水平高度处测量的第四鳍部的宽度。
38.根据权利要求37所述的半导体器件，其中，第二鳍部的上部的宽度不同于第四鳍部的上部的宽度。
39.根据权利要求37所述的半导体器件，其中，第一器件隔离件的深度不同于第二器件隔离件的深度。
40.根据权利要求37所述的半导体器件，其中，第一器件隔离件的宽度不同于第二器件隔离件的宽度。
41.根据权利要求37所述的半导体器件，其中，N型晶体管的阈值电压不同于P型晶体管的阈值电压。