一种氮化镓基LED外延片及其生长方法与流程

本发明涉及半导体技术领域，特别涉及一种氮化镓基LED外延片及其生长方法。

背景技术：

发光二极管(英文：Light Emitting Diode，简称LED)的核心部分是由p型半导体和n型半导体组成的晶片，在p型半导体和n型半导体之间有一个过渡层，称为pn结。在pn结中，p型半导体注入的空穴与n型半导体注入的电子复合，多余的能量以光的形式释放出来，从而把电能直接转换为光能。

以氮化镓为代表的Ⅲ族氮化物是直接带隙的宽禁带半导体材料，具有电子飘移饱和速度高，热导率好、强化学键、耐高温以及抗腐蚀等优良性能，广泛应用于LED。现有的氮化镓基LED外延片包括蓝宝石衬底、以及依次层叠在蓝宝石衬底上的缓冲层、未掺杂GaN层、N型GaN层、多量子阱层、P型GaN层，其中多量子阱层包括交替层叠的InGaN量子阱层和GaN量子垒层。

在实现本发明的过程中，发明人发现现有技术至少存在以下问题：

电子的迁移速率和迁移率均大于空穴，电子容易越过多量子阱层达到P型GaN层，与P型GaN层中的空穴进行非辐射复合，造成电子溢流和发光效率较低。

技术实现要素：

为了解决现有技术的问题，本发明实施例提供了一种氮化镓基LED外延片及其生长方法。所述技术方案如下：

一方面，本发明实施例提供了一种氮化镓基LED外延片，所述氮化镓基LED外延片包括蓝宝石衬底、以及依次层叠在所述蓝宝石衬底上的缓冲层、未掺杂GaN层、N型GaN层、浅阱层、多量子阱层、低温P型GaN层、P型电子阻挡层、高温P型GaN层、P型接触层，所述多量子阱层包括交替层叠的量子阱层和量子垒层，所述量子阱层为InGaN层，最靠近所述低温P型GaN层的所述量子垒层包括依次层叠的第一子层、第二子层、第三子层、第四子层，所述第一子层和所述第四子层均为GaN层，所述第二子层为Al_xGa_1-xN层，0.03≤x≤0.15，所述第三子层为Mg_yGa_1-yN层，0.02≤y≤0.08，除最靠近所述低温P型GaN层的所述量子垒层之外的所述量子垒层为N型掺杂的GaN层。

可选地，所述第二子层和所述第三子层的厚度之和为2～8nm。

可选地，所述量子垒层的厚度为5～15nm。

可选地，所述量子阱层的厚度为2～5nm。

可选地，所述量子垒层的层数与所述量子阱层的层数相同，所述量子阱层的层数为6～15层。

另一方面，本发明实施例提供了一种氮化镓基LED外延片的生长方法，所述生长方法包括：

在蓝宝石衬底上生长缓冲层；

在所述缓冲层上生长未掺杂GaN层；

在所述未掺杂GaN层上生长N型GaN层；

在所述N型GaN层上生长浅阱层；

在所述浅阱层上生长多量子阱层；

在所述多量子阱层上生长低温P型GaN层；

在所述低温P型GaN层上生长P型电子阻挡层；

在所述P型电子阻挡层上生长高温P型GaN层；

在所述高温P型GaN层上生长P型接触层；

其中，所述多量子阱层包括交替层叠的量子阱层和量子垒层，所述量子阱层为InGaN层，最靠近所述低温P型GaN层的所述量子垒层包括依次层叠的第一子层、第二子层、第三子层、第四子层，所述第一子层和所述第四子层均为GaN层，所述第二子层为Al_xGa_1-xN层，0.03≤x≤0.15，所述第三子层为Mg_yGa_1-yN层，0.02≤y≤0.08，除最靠近所述低温P型GaN层的所述量子垒层之外的所述量子垒层为N型掺杂的GaN层。

可选地，所述第二子层和所述第三子层的厚度之和为2～8nm。

可选地，所述量子垒层的厚度为5～15nm。

可选地，所述量子垒层的生长温度为850～950℃，所述量子垒层的生长压力为100～500Torr，所述量子垒层的Ⅴ/Ⅲ比为2000～20000。

可选地，所述量子阱层的生长温度为700～850℃，所述量子阱层的生长压力为100～500Torr，所述量子阱层的Ⅴ/Ⅲ比为2000～20000。

本发明实施例提供的技术方案带来的有益效果是：

通过最靠近低温P型GaN层的量子垒层包括依次层叠的第一子层、第二子层、第三子层、第四子层，第一子层为GaN层，可以防止量子阱层中的In向P区扩散而造成电子溢流；第二子层为Al_xGa_1-xN层，0.03≤x≤0.15，作为宽禁带半导体能够提高势垒，减少电子溢流，提高量子阱层的发光效率；第三子层为Mg_yGa_1-yN层，0.02≤y≤0.08，通过在量子垒层中注入空穴抵消PN结中的内建电场，降低电子阻挡层和量子阱层之间价带的势垒，提高空穴的注入效率，使发光界面向N区移动，各层量子阱层的发光更加均匀，电子和空穴的复合概率更高；第四子层为GaN层，可以减小Al和Mg的并入带来的应力，降低能带扭曲，提高发光效率。

附图说明

为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是本发明实施例一提供的一种氮化镓基LED外延片的结构示意图；

图2是本发明实施例二提供的一种氮化镓基LED外延片的生长方法的流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。

实施例一

本发明实施例提供了一种氮化镓基LED外延片，参见图1，该发光二极管外延片包括蓝宝石衬底1、以及依次层叠在蓝宝石衬底1上的缓冲层2、未掺杂GaN层3、N型GaN层4、浅阱层5、多量子阱层6、低温P型GaN层7、P型电子阻挡层8、高温P型GaN层9、P型接触层10。

在本实施例中，如图1所示，多量子阱层6包括交替层叠的量子阱层61和量子垒层62，量子阱层61为InGaN层，最靠近低温P型GaN层7的量子垒层62包括依次层叠的第一子层62a、第二子层62b、第三子层62c、第四子层62d，第一子层62a和第四子层62d均为GaN层，第二子层62b为Al_xGa_1-xN层，0.03≤x≤0.15，第三子层62c为Mg_yGa_1-yN层，0.02≤y≤0.08，除最靠近低温P型GaN层7的量子垒层62之外的量子垒层62为N型掺杂的GaN层。

具体地，缓冲层2为GaN层。浅阱层5包括交替层叠的In_pGa_1-pN层和GaN层，0＜p＜0.1。量子阱层61具体为In_qGa_1-qN层，0.2＜q＜0.5。P型电子阻挡层8为P型掺杂的AlGaN层，P型接触层10为P型掺杂的GaN层。

可选地，第二子层62b和第三子层62c的厚度之和可以为2～8nm。

可选地，量子垒层62的厚度可以为5～15nm。

可选地，量子阱层61的厚度可以为2～5nm。

可选地，量子垒层62的层数可以与量子阱层61的层数相同，量子阱层61的层数可以为6～15层。

可选地，缓冲层2的厚度可以为2～8nm。

可选地，未掺杂GaN层3的厚度可以为1～2μm。

可选地，N型GaN层4的厚度可以为1.5～3.5μm。

可选地，浅阱层5中的In_pGa_1-pN层和GaN层的层数之和可以为10～40。

可选地，浅阱层5中的In_pGa_1-pN层的厚度可以为1～4nm。

可选地，浅阱层5中的GaN层的厚度可以为10～30nm。

可选地，低温P型GaN层7的厚度可以为30～120nm。

可选地，P型电子阻挡层8的厚度可以为50～150nm。

可选地，高温P型GaN层9的厚度可以为50～150nm。

可选地，P型接触层10的厚度可以为3～10nm。

本发明实施例通过最靠近低温P型GaN层的量子垒层包括依次层叠的第一子层、第二子层、第三子层、第四子层，第一子层为GaN层，可以防止量子阱层中的In向P区扩散而造成电子溢流；第二子层为Al_xGa_1-xN层，0.03≤x≤0.15，作为宽禁带半导体能够提高势垒，减少电子溢流，提高量子阱层的发光效率；第三子层为Mg_yGa_1-yN层，0.02≤y≤0.08，通过在量子垒层中注入空穴抵消PN结中的内建电场，降低电子阻挡层和量子阱层之间价带的势垒，提高空穴的注入效率，使发光界面向N区移动，各层量子阱层的发光更加均匀，电子和空穴的复合概率更高；第四子层为GaN层，可以减小Al和Mg的并入带来的应力，降低能带扭曲，提高发光效率。

实施例二

本发明实施例提供了一种氮化镓基LED外延片的生长方法，适用于生长实施例一提供的发光二极管外延片，参见图2，该生长方法包括：

步骤200：将蓝宝石衬底在温度为1000～1200℃的氢气气氛里进行高温清洁处理5～20min，并进行氮化处理。

在本实施例中，以氮气(N₂)或氢气(H₂)作为载气，以三甲基稼(TMGa)、三乙基稼(TEGa)、三甲基铝(TMAl)、三甲基铟(TMIn)和氨气(NH3)分别作为Ga、Al、In和N源，用硅烷(SiH4)、二茂镁(CP2Mg)分别作为N、P型掺杂剂。

步骤201：控制生长温度为500～650℃，生长压力为50～200Torr，V/III比为50～300，转速为200～600r/min，在蓝宝石衬底上生长厚度为2～8nm的缓冲层，并控制生长温度为1000～1100℃进行退火处理3～10min。

在本实施例中，缓冲层为GaN层。V/III比为Ⅴ价原子与Ⅲ价原子的摩尔比。

步骤202：控制生长温度为1000～1200℃，生长压力为100～500Torr，V/III比为200～3000，在缓冲层上生长厚度为1～2μm的未掺杂GaN层。

步骤203：控制生长温度为950～1150℃，生长压力为300～500Torr，V/III比为400～3000，在未掺杂GaN层上生长厚度为1.5～3.5μm的N型GaN层。

在本实施例中，N型GaN层采用Si掺杂且掺杂浓度保持不变。

步骤204：控制生长压力为100～500Torr，V/III比为500～10000，在N型GaN层上生长浅阱层。

在本实施例中，浅阱层包括交替层叠的In_pGa_1-pN层层和GaN层，0＜p＜0.1。

可选地，浅阱层中的In_pGa_1-pN层和GaN层的层数之和可以为10～40。

可选地，浅阱层中的In_pGa_1-pN层的厚度可以为1～4nm。

可选地，浅阱层中的In_pGa_1-pN层的生长温度可以为750～850℃。

可选地，浅阱层中的GaN层的厚度可以为10～30nm。

可选地，浅阱层中的GaN层的生长温度可以为850～950℃。

步骤205：控制生长压力为100～500Torr，V/III比为2000～20000，在浅阱层上生长多量子阱层。

在本实施例中，多量子阱层包括交替层叠的量子阱层和量子垒层，量子阱层为InGaN层，最靠近低温P型GaN层的量子垒层包括依次层叠的第一子层、第二子层、第三子层、第四子层，第一子层和第四子层均为GaN层，第二子层为Al_xGa_1-xN层，0.03≤x≤0.15，第三子层为Mg_yGa_1-yN层，0.02≤y≤0.08，除最靠近低温P型GaN层的量子垒层之外的量子垒层为N型掺杂的GaN层。

可选地，第二子层和第三子层的厚度之和可以为2～8nm。

可选地，量子垒层的厚度可以为5～15nm。

可选地，量子垒层的生长温度可以为850～950℃。

可选地，量子阱层的厚度可以为2～5nm。

可选地，量子阱层的生长温度可以为700～850℃。

可选地，量子垒层的层数可以与量子阱层的层数相同，量子阱层的层数可以为6～15层。

步骤206：控制生长温度为700～800℃，生长压力为100～600Torr，V/III比为1000～4000，生长时间为3～15min，在多量子阱层上生长厚度为30～120nm的低温P型GaN层。

步骤207：控制生长温度为900～1000℃，生长压力为50～300Torr，V/III比为1000～10000，生长时间为4～15min，在低温P型GaN层上生长厚度为50～150nm的P型电子阻挡层。

在本实施例中，P型电子阻挡层为P型AlGaN层。

步骤208：控制生长温度为900～1050℃，生长压力为100～500Torr，V/III比为500～4000，生长时间为10～20min，在P型电子阻挡层上生长50～150nm的高温P型GaN层。

步骤209：控制生长温度为700～850℃，生长压力为100～500Torr，V/III比为10000～20000，生长时间为0.5～5min，在高温P型GaN层上生长厚度为3～10nm的P型接触层。

需要说明的是，在外延生长工艺结束后，将反应腔的温度降至600～900℃，在PN₂气氛下进行退火处理10～30min，然后降至室温，结束外延生长。经过清洗、沉积、光刻和刻蚀等半导体加工工艺制程后，将LED外延片制成17*35mil的LED芯片。

本发明实施例通过最靠近低温P型GaN层的量子垒层包括依次层叠的第一子层、第二子层、第三子层、第四子层，第一子层为GaN层，可以防止量子阱层中的In向P区扩散而造成电子溢流；第二子层为Al_xGa_1-xN层，0.03≤x≤0.15，作为宽禁带半导体能够提高势垒，减少电子溢流，提高量子阱层的发光效率；第三子层为Mg_yGa_1-yN层，0.02≤y≤0.08，通过在量子垒层中注入空穴抵消PN结中的内建电场，降低电子阻挡层和量子阱层之间价带的势垒，提高空穴的注入效率，使发光界面向N区移动，各层量子阱层的发光更加均匀，电子和空穴的复合概率更高；第四子层为GaN层，可以减小Al和Mg的并入带来的应力，降低能带扭曲，提高发光效率。

实施例三

本发明实施例提供了一种发光二极管的外延片的生长方法，该生长方法为实施例二提供的生长方法的一种具体实现。

在本实施例中，第一子层的厚度为2nm的GaN层，第二子层为厚度为4nm的Al_xGa_1-xN层，0.03≤x≤0.08，第三子层为厚度为3nm的Mg_yGa_1-yN层，0.02≤y≤0.04，第四子层为厚度为5nm的GaN层。

经过LED芯片测试后发现，光效提升近2％。

实施例四

本发明实施例提供了一种发光二极管的外延片的生长方法，该生长方法为实施例二提供的生长方法的另一种具体实现。

在本实施例中，第一子层的厚度为2nm的GaN层，第二子层为厚度为6nm的Al_xGa_1-xN层，0.08≤x≤0.15，第三子层为厚度为2nm的Mg_yGa_1-yN层，0.04≤y≤0.08，第四子层为厚度为5nm的GaN层。

经过LED芯片测试后发现，光效提升4％。

上述本发明实施例序号仅仅为了描述，不代表实施例的优劣。

以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。