FINFET器件改进的金属栅极工艺、半导体器件及其制造方法与流程

本发明的实施例一般地涉及半导体技术领域，更具体地，涉及一种半导体器件及其制造方法。

背景技术：

半导体集成电路(IC)产业经历了快速增长。在IC演化过程中，功能密度(定义为单位芯片面积的互连器件的数量)通常会增大，而几何尺寸(即，使用制造工艺可以生产的最小组件(或线))减小。按比例缩小工艺通常通过提高生产效率和降低相关成本来提供益处。但是这种按比例缩小增加了处理和制造IC的复杂性。为了实现这些进步，需要IC制造中的类似的发展。

例如，随着半导体IC工业在追求更高的器件密度、更高的性能和更低的成本的过程中前进到纳米技术工艺节点，来自制造和设计的挑战已经引起了诸如鳍式场效应晶体管(FinFET)的三维(3D)器件的发展。然而，传统的FinFET器件和制造FinFET器件的方法不是在每个方面都完全符合要求。

技术实现要素：

为了解决现有技术中所存在的缺陷，根据本发明的一方面，提供了一种用于制造半导体器件的方法，所述方法包括：提供衬底；在所述衬底上形成伪栅极；形成第一介电层，以在所述衬底上方从外围环绕所述伪栅极；形成第二介电层，以在所述衬底上方从外围环绕所述第一介电层，其中，所述第二介电层和所述第一介电层由不同的材料形成；对所述第一介电层执行注入操作，以在所述第一介电层中形成第一掺杂部分；去除所述伪栅极，以在所述第一介电层中形成孔，其中，去除所述伪栅极的操作包括去除所述第一掺杂部分的一部分，以形成具有底部径向开口区域和大于底部径向开口区域的顶部径向开口区域的所述孔；以及在所述孔中形成金属栅极。

根据本发明的另一方面，提供了一种用于制造半导体器件的方法，所述方法包括：提供衬底；在所述衬底上形成至少一个鳍结构；在所述衬底上的所述至少一个鳍结构的一部分上形成伪栅极；形成第一介电层，以在所述衬底上从外围环绕所述伪栅极；形成第二介电层，以在所述衬底上从外围环绕所述第一介电层，其中，所述第二介电层和所述第一介电层由不同的材料形成；对所述第一介电层执行注入操作，以在所述第一介电层中形成掺杂部分；去除所述伪栅极，以在所述第一介电层中形成孔，其中，去除所述伪栅的操作还去除所述掺杂部分的一部分；以及在所述孔中形成金属栅极，其中，在形成所述金属栅极之后，所述孔具有第一临界尺寸和大于所述第一临界尺寸的第二临界尺寸，其中，在所述至少一个鳍结构的顶部的高度处测量所述第一临界尺寸，并且在所述孔的顶部的高度处测量所述第二临界尺寸。

根据本发明的又一方面提供了一种半导体器件，包括：衬底；至少一个鳍结构，位于所述衬底上；金属栅极，位于所述衬底上的所述至少一个鳍结构的一部分上，其中，所述金属栅极具有第一临界尺寸和大于所述第一临界尺寸的第二临界尺寸，其中，在第一高度处测量所述第一临界尺寸，并且在高于所述第一高度的第二高度处测量所述第二临界尺寸；第一介电层，在所述衬底上方从外围环绕所述金属栅极，其中，所述第一介电层包括掺杂部分；以及第二介电层，在所述衬底上方从外围环绕所述第一介电层，其中，所述第二介电层和所述第一介电层由不同的材料形成。

附图说明

当结合附图进行阅读时，根据下面详细的描述可以更好地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚地讨论，各个部件的尺寸可以任意地增加或减少。

图1是根据各个实施例的半导体器件的示意性正视图。

图2A至图2J是示出根据各个实施例的用于制造半导体器件的方法的中间阶段的示意性正视图，其中，图2A、图2B、图2D、图2F至图2J是沿着图2A所示的X方向的视图，并且图2C和图2E是图2A所示的沿Y方向的视图。

图3是根据各个实施例的用于制造半导体器件的方法的流程图。

具体实施方式

以下公开内容提供了许多用于实现所提供主题的不同特征的不同实施例或实例。以下描述组件和布置的具体实例以简化本发明。当然，这些仅仅是实例而不旨在限制。例如，在下面的描述中，第一部件形成在第二部件上方或者上可以包括第一部件和第二部件以直接接触方式形成的实施例，也可以包括额外的部件可以形成在第一和第二部件之间，使得第一部件和第二部件可以不直接接触的实施例。

此处所使用的术语仅用于描述具体的实施例，不用于限制所附权利要求。例如，除非另有限制，否则单数形式的术语“一”或“这”也可以表示复数形式。诸如“第一”和“第二”的术语用于描述各种器件、区域和层等，但是这种术语仅用于区分一个器件、一个区域或一层与另一器件、另一区域或另一层。因此，在不背离所要求保护的主题的精神的情况下，第一区域可以称为第二区域，并且其余由此类推。而且，本发明在各个实例中可以重复参考数字和/或字母。该重复是出于简明和清楚的目的，而其本身并未指示所讨论的各个实施例和/或配置之间的关系。此处所使用的术语“和/或”包括一个或多个相关的列举项目的任何组合和所有组合。

在用于制造FinFET器件的典型工艺中，进行栅极替换工艺以用金属栅极来替代多晶硅伪栅极。FinFET器件的性能与金属栅极的轮廓显著相关。如果金属栅极的轮廓不稳定，则FinFET器件的性能会改变。然而，随着半导体IC产业前进到纳米技术工艺节点，栅极的临界尺寸缩小，并且通过采用光刻技术或自对准双图案化(SADP)技术形成金属栅极，用金属材料填充孔变得更困难，其中，通过去除多晶硅伪栅极形成来该孔。

本发明的实施例涉及提供半导体器件和用于制造半导体器件的方法，其中，伪栅极被移除之前，对包围伪栅极的介电层进行注入操作以在介电层中形成掺杂部分。在去除伪栅极的操作期间，掺杂部分相对于介电层的其它部分具有蚀刻选择性，其中，在去除伪栅极操作期间去除掺杂部分的一部分，使得在去除伪栅极之后所形成的孔的开口可以被放大，由此增加了金属栅极材料的填充效率，从而提高了半导体器件的性能。

图1是根据各个实施例的半导体器件的示意性正视图。在一些实施例中，半导体器件100是FinFET器件。半导体器件100可以包括衬底102、至少一个鳍结构104、至少一个金属栅极106、至少一个第一介电层108和至少一个第二介电层110。在一些实例中，半导体器件100包括设置在衬底102上的一个鳍结构104、多个金属栅极106、第一介电层108和第二介电层110。在某些实施例中，半导体器件100包括设置在衬底102上的一个鳍结构104、一个金属栅极106、一个第一介电层108和一个第二介电层110。

鳍结构104设置在衬底102上。在一些实例中，通过使衬底102凹进来形成鳍结构104，并且因此鳍结构104从衬底102的凹进表面112突出，其中，鳍结构104和衬底102由相同的材料形成。衬底102和鳍结构104可以由单晶半导体材料或化合物半导体材料组成。例如，硅、锗或玻璃可以用作衬底102和鳍结构104的材料。在一些示例性实例中，衬底102和鳍结构104都由硅组成。

如图1所示，每个金属栅极106在衬底102上设置在鳍结构104的一部分上。在衬底102的表面112上方，每个第一介电层108相应地从外围环绕金属栅极106之一。例如，第一介电层108可以由氮化硅或氮氧化硅形成。在一些实例中，每个第一介电层108都包括掺杂部分114，其中，掺杂部分114从第一介电层108的顶部延伸。在去除伪栅极操作期间，掺杂部分114相对于第一介电层108具有蚀刻选择性。在一些示例性实例中，掺杂部分114包括诸如磷和硼的掺杂剂。

再次参考图1，在衬底102上方，第二介电层110分别从外围环绕第一介电层108。在一些实例中，第二介电层110和第一介电层108由不同的材料形成。例如，第二介电层110由氧化硅形成。在一些实例中，每个第二介电层110都包括掺杂部分116，其中，掺杂部分116从第二介电层110的顶部延伸。在一些示例性实例中，掺杂部分116包括诸如磷和硼的掺杂剂。第二介电层110中的掺杂部分116的高度(elevation，又称标高)可以与第一介电层108中的掺杂部分114的高度不同。在某些实例中，掺杂部分116的高度与掺杂部分114的高度相等。

如图1所示，每个金属栅极106都具有第一临界尺寸CD1和第二临界尺寸CD2，其中，在第一高度处测量第一临界尺寸CD1，并且在第二高度处测量第二临界尺寸CD2，其中，第二高度高于第一高度。在一些实例中，第一高度位于与鳍结构104的顶部118的高度相同的平面处，并且第二高度位于与金属栅极106的顶部120的高度相同的平面处。在一些示例性实例中，第一临界尺寸CD1的范围为约5nm至约50nm。第二临界尺寸CD2的范围可以为约5nm至约50nm。

例如，金属栅极106可具有倾斜表面124，其中，所述倾斜表面从金属栅极106的顶部120向内倾斜至鳍结构104的顶部118。在一些示例性实例中，从掺杂部分114的底部122到金属栅极106的顶部120的高度H1的范围为约5nm至约100nm，并且从鳍结构104的顶部118到掺杂部分114的底部122的高度H2的范围为约20nm至约200nm。

图2A至图2J是示出根据各个实施例的用于制造半导体器件的方法的中间阶段的示意性正视图，其中，图2A、图2B、图2D、图2F至图2J是沿图2A所示的X方向的视图，并且图2C和图2E是沿图2A所示的Y方向的视图。如图2A所示，提供了衬底200。在一些实例中，如图2B和2C所示，通过使用诸如光刻工艺和蚀刻工艺，可以使衬底200选择性凹进以在衬底202的表面200a上形成至少一个鳍结构202。在衬底200的凹进操作中，去除衬底200的一部分。在一些实例中，如图2C所示，在衬底200的凹进操作中形成两个鳍结构202。在这些实例中，每个鳍结构202都由衬底200的一部分组成，从而使得鳍结构202由与衬底200相同的材料形成。衬底200和鳍结构202可以由单晶半导体材料或化合物半导体材料组成。在一些实例中，硅、锗或玻璃可以用作衬底200和鳍结构202的材料。在一些示例性实例中，衬底200和鳍结构202都由硅组成。

如图2D和2E所示，一个或多个伪栅极204形成在衬底200的表面200a的一部分上，其中，每个伪栅极204形成在鳍结构202的一部分上。在一些实例中，通过采用沉积工艺和蚀刻工艺形成伪栅极204。沉积工艺可以是化学气相沉积(CVD)工艺或者等离子体增强化学气相沉积(PECVD)工艺。在一些示例性实例中，伪栅极204由多晶硅形成。

如图2F所示，一个或多个第一介电层206形成于衬底200的表面200a上方。形成第一介电层206的操作包括形成每一个第一介电层206以从外围环绕伪栅极204之一。通过使用诸如化学气相沉积工艺或等离子体增强化学气相沉积工艺的沉积工艺来执行形成第一介电层206的操作。第一介电层206是由氮化硅或氮氧化硅形成。在一些实例中，每个第一介电层206形成为具有内侧表面208，其中，内侧表面208接触伪栅极204。在一些示例性实例中，每一个第一介电层206的内侧表面208垂直于衬底200的表面200a。

如图2G所示，一个或多个第二介电层210形成于衬底200的表面200a上方。形成第二介电层210的操作包括形成每一个第二介电层210以从外围环绕第一介电层206之一。通过采用沉积工艺诸如化学气相沉积工艺或等离子体增强化学气相沉积工艺执行形成第二介电层210的操作。在一些实例中，第二介电层210和第一介电层206由不同的材料形成。例如，第二介电层210由氧化硅形成，而第一介电层206是由氮化硅或氮氧化硅形成。

如图2H所示，至少对第一介电层206执行注入操作，以在每个第一介电层206中形成第一掺杂部分212。第一掺杂部分212从第一介电层206的顶部216延伸。通过采用诸如磷或硼的掺杂剂进行注入操作。因此，第一掺杂部分212由第一介电层206的材料形成，并且被掺杂有掺杂剂，使得在去除伪栅极204的操作期间，第一掺杂部分212相对于第一介电层206可以具有蚀刻选择性。

再次参考图2H，可以同时对第二介电层210执行注入操作，以在每个第二介电层210中形成第二掺杂部分214。第二掺杂部分214从第二介电层210的顶部218延伸。因此，第二掺杂部分214由第二介电层210的材料形成，并且被掺杂有用于注入操作的掺杂剂，使得在去除伪栅极204操作期间，第二掺杂部分214相对于第二介电层210可以具有蚀刻选择性。在这样的实例中，第一掺杂部分212和第二掺杂部分214掺杂有相同的掺杂剂。在一些实例中，在第一介电层206中的第一掺杂部分212的高度可以与第二介电层210中的第二掺杂部分214的高度不同。在某些实例中，第一掺杂部分212的高度与第二掺杂部分214的高度相等。

如图2I所示，去除伪栅极204，以在所述第一介电层206中分别形成孔220。在一些实例中，使用干法蚀刻技术或湿法蚀刻技术执行去除伪栅极204的操作。在去除伪栅极204的操作期间，第一掺杂部分212相对于第一介电层206具有蚀刻选择性，并且因此每个第一掺杂部分212的一部分被去除，而第一介电层206几乎没有被去除。因此，在完成去除伪栅极204的操作之后，每个孔220都具有倾斜表面222，该倾斜表面从第一介电层206的顶部216向内倾斜至第一掺杂部分212的底部224。因此，每个孔220被形成为具有底部径向开口区域，和大于底部径向开口区域的顶部径向开口区域。

如图2J所示，在孔220中分别形成金属栅极226，以完成半导体器件228的形成。在一些实例中，形成金属栅极226的操作包括形成金属层(金属栅极226是金属层的部分)，以填充孔220并覆盖第一介电层206的第一掺杂部分212和第二介电层210的第二掺杂部分214，以及对金属层执行抛光操作，以去除第一介电层206和第二介电层210上方的部分金属层。例如，可以通过使用诸如化学气相沉积工艺和物理气相沉积(PVD)工艺的沉积工艺来执行形成金属层的操作。可以通过采用化学机械抛光(CMP)工艺来执行抛光工艺。在一些示例性实例中，在抛光操作期间，抛光第一介电层的第一掺杂部分212的部分和第二介电层210的第二掺杂部分214的部分。

再次参照图2I，因为去除伪栅极204的操作同时去除第一掺杂部分212的部分，以增大每个孔220的开口，所以用于金属栅极226的金属层可以更容易地填充孔220。因此，增加了用于金属栅极226的金属层的填充效率，从而提高了半导体器件228的性能。

再次参考图2J，在完成抛光操作后，每个孔220都具有第一临界尺寸D1和第二临界尺寸D2。在一些实例中，在鳍结构202的顶部230的高度处测量第一临界尺寸D1，在孔220的顶部232的高度处测量第二临界尺寸D2，其中，第二临界尺寸D2大于第一临界尺寸D1。第一临界尺寸D1的范围可为约5nm至约50nm。第二临界尺寸CD2的范围可以为约5nm至约50nm。在一些示例性实例中，从第一掺杂部分212的底部224到孔220的顶部232的高度h1的范围为约5nm至约100nm，从鳍结构202的顶部230到第一掺杂部分212的底部224的高度h2的范围为约20nm至约200nm。

参考图3及图2A-2J，图3是根据各个实施例的用于制造半导体器件的方法的流程图。如图2A所示，该方法开始于操作300，其中，提供衬底200。如图2B和2C所示，可在衬底200上选择性执行操作302，以使衬底200凹进，从而在衬底202的表面200a上形成至少一个鳍结构202。例如，可以通过使用光刻工艺和蚀刻工艺执行凹进衬底200的操作。在衬底200的凹进操作中，衬底200的一部分被去除。在一些实例中，如图2C所示，在衬底200的凹进操作中，形成两个鳍结构202。

在这些实例中，每个鳍结构202由部分衬底200组成，从而使得鳍结构202由与衬底200相同的材料形成。衬底200和鳍结构202可以由单晶半导体材料或化合物半导体材料组成。在一些示例性实例中，衬底200和鳍结构202都由硅、锗或玻璃形成。

在操作304中，如图2D和2E所示，一个或多个伪栅极204形成在衬底200的表面200a的一部分上，其中，每个伪栅极204都形成在鳍结构202的一部分上。在一些实例中，通过采用沉积工艺和蚀刻工艺形成伪栅极204。例如，沉积工艺可以是化学气相沉积工艺或者等离子体增强化学气相沉积工艺。在一些示例性实例中，伪栅极204由多晶硅形成。

在操作306中，如图2F所示，一个或多个第一介电层206形成于衬底200的表面200a上方。在形成第一介电层206的操作中，每一个第一介电层206形成为从外围环绕伪栅极204之一。通过采用诸如化学气相沉积工艺或等离子体增强化学气相沉积工艺沉积工艺来执行形成第一介电层206的操作。在一些实例中，每个第一介电层206形成为具有内侧表面208，其中，内侧表面208接触伪栅极204。在一些示例性实例中，每一个第一介电层206的内侧表面208垂直于衬底200的表面200a。

在操作308中，如图2G所示，一个或多个第二介电层210形成于衬底200的表面200a上方。在形成第二介电层210的操作中，每一个第二介电层210形成为从外围环绕第一介电层206之一。通过采用诸如化学气相沉积工艺或等离子体增强化学气相沉积工艺的沉积工艺来执行形成第二介电层210的操作。在一些实例中，第二介电层210和第一介电层206由不同的材料形成。例如，第二介电层210由氧化硅形成，而第一介电层206由氮化硅或氮氧化硅形成。

在操作310中，如图2H所示，至少对第一介电层206执行注入操作，以在每个第一介电层206中形成第一掺杂部分212。第一掺杂部分212从第一介电层206的顶部216延伸。采用诸如磷或硼的掺杂剂进行注入操作。因此，第一掺杂部分212由第一介电层206的材料形成，并且被掺杂有掺杂剂，使得在去除伪栅极204操作期间，第一掺杂部分212相对于第一介电层206可以具有蚀刻选择性。

再次参考图2H，可以同时第二介电层210上执行注入操作，以在每个第二介电层210中形成第二掺杂部分214。第二掺杂部分214从第二介电层210的顶部218延伸。第二掺杂部分214由第二介电层210的材料形成，并且被掺杂有用于注入操作的掺杂剂，并且在去除伪栅极204操作期间，第二掺杂部分214相对于第二介电层210可以具有蚀刻选择性。在这样的实例中，第一掺杂部分212和第二掺杂部分214掺杂相同的掺杂剂。在一些实例中，第一介电层206中的第一掺杂部分212的高度可以与第二介电层210中的第二掺杂部分214的高度不同。在某些实例中，第一掺杂部分212的高度与第二掺杂部分214的高度相等。

在操作312中，如图2I所示，去除伪栅极204，以在第一介电层206中分别形成孔220。在一些实例中，使用干法蚀刻技术或湿法蚀刻技术来执行去除伪栅极204的操作。在去除伪栅极204的操作期间，第一掺杂部分212相对于第一介电层206具有蚀刻选择性，并且因此在去除伪栅极204的操作期间，每个第一掺杂部分212的一部分被去除，而第一介电层206几乎没有被去除。在完成去除伪栅极204的操作之后，每个孔220都具有倾斜表面222，该倾斜表面从第一介电层206的顶部216向内倾斜至第一掺杂部分212的底部224。因此，每个孔220被形成为具有底部径向开口区域和大于底部径向开口区域的顶部径向开口区域。

在操作314中，如图2J所示，金属栅极226分别形成在孔220中，以完成半导体器件228的形成。在一些实例中，形成金属栅极226的操作包括形成金属层(金属栅极226是金属层的一部分)，以填充孔220并覆盖第一介电层206的第一掺杂部分212和第二介电层210的第二掺杂部分214；以及对金属层执行抛光操作，以去除金属层的位于第一介电层206和第二介电层210上方的部分。例如，可以通过使用诸如化学气相沉积工艺和物理气相沉积工艺的沉积工艺来执行形成金属层的操作。可以通过采用化学机械抛光工艺来执行抛光工艺。在一些示例性实例中，在抛光操作期间，抛光第一介电层的第一掺杂部分212的部分和第二介电层210的第二掺杂部分214的部分。

再次参照图2I，去除伪栅极204的操作同时去除第一掺杂部分212的部分，使得增大每个孔220的开口，并且用于金属栅极226的金属层可以更容易地填充孔220。因此，增加了金属栅极226的金属层的填充效率，从而提高了半导体器件228的性能。

再次参考图2J，在完成抛光操作之后，每个孔220都形成为具有第一临界尺寸D1和第二临界尺寸D2。在一些实例中，在鳍结构202的顶部230的高度处测量第一临界尺寸D1，在孔220的顶部232的高度处测量第二临界尺寸D2，其中，第二临界尺寸D2大于第一临界尺寸D1。第一临界尺寸D1的范围可以为约5nm至约50nm。第二临界尺寸CD2的范围可以为约5nm至约50nm。在一些示例性实例中，从第一掺杂部分212的底部224到孔220的顶部232的高度h1的范围为约5nm至约100nm，并且从鳍结构202的顶部230到第一掺杂部分212的底部224的高度h2为约20nm至约200nm。

根据一个实施例，本发明公开了一种用于制造半导体器件的方法。在该方法中，提供衬底。伪栅极形成在所述衬底上。第一介电层形成为在所述衬底上从外围环绕所述伪栅极。第二介电层形成为在所述衬底上从外围环绕所述第一介电层，其中，所述第二介电层和所述第一介电层由不同的材料形成。对第一介电层进行注入操作以在第一介电层中形成第一掺杂部分。去除伪栅极以在第一介电层中形成孔，其中，去除伪栅极的操作包括去除第一掺杂部分的一部分，以形成具有底部径向开口区域和大于底部径向开口区域的顶部径向开口区域的孔。在孔中形成金属栅极。

在实施例中，所述伪栅极由多晶硅形成，所述第一介电层由氮化硅或氮氧化硅形成，以及所述第二介电层由氧化硅形成。

在实施例中，所述注入操作包括在所述第二介电层中形成第二掺杂部分。

在实施例中，采用磷或硼作为掺杂剂来执行所述注入操作。

在实施例中，在提供所述衬底的操作之后，所述方法进一步包括在所述衬底上形成至少一个鳍结构。

在实施例中，形成所述金属栅极的操作包括：形成金属层以填充所述孔并覆盖所述第一介电层和所述第二介电层；以及对所述金属层执行抛光操作，以去除所述金属层位于所述第一介电层和所述第二介电层上方的部分。

在实施例中，在完成所述抛光操作之后，所述孔具有第一临界尺寸和大于所述第一临界尺寸的第二临界尺寸，其中，在所述至少一个鳍结构的顶部的高度处测量所述第一临界尺寸，并且在所述孔的顶部的高度处测量所述第二临界尺寸。

在实施例中，在完成所述抛光操作之后，从所述第一掺杂部分的底部到所述孔的顶部的高度在5nm至100nm的范围内，并且从所述至少一个鳍结构的顶部到所述第一掺杂部分的底部的高度在20nm至200nm的范围内。根据另一实施例，本发明公开了一种用于制造半导体器件的方法。在该方法中，提供衬底。在衬底上方形成至少一个鳍结构。伪栅极在衬底上形成在至少一个鳍结构的一部分上。第一介电层形成为在衬底上从外围环绕伪栅极。第二介电层形成为在衬底上从外围环绕第一介电层，其中，第二介电层和第一介电层由不同的材料形成。对第一介电层执行注入操作，以在第一介电层中形成第一掺杂部分。去除伪栅极，以在第一介电层中形成孔，其中，去除伪栅的操作也去除掺杂部分的以部分。在孔中形成金属栅极。形成金属栅极之后，孔具有第一临界尺寸和大于第一临界尺寸的第二临界尺寸，其中，在至少一个鳍结构的顶部的高度处测量第一临界尺寸，在孔的顶部的高度处测量第二临界尺寸。

在实施例中，采用磷或硼作为掺杂剂来执行所述注入操作。

在实施例中，形成所述金属栅极的操作包括：形成金属层，以填充所述孔并且覆盖所述第一介电层和所述第二介电层；以及对所述金属层执行抛光操作，以去除所述金属层位于所述第一介电层和所述第二介电层上方的部分。

在实施例中，在形成所述金属栅极之后，从所述掺杂部分的底部到所述孔的顶部的高度在5nm至100nm的范围内，并且从所述至少一个鳍结构的顶部到所述掺杂部分的底部的高度在20nm至200nm的范围内。

在实施例中，所述第一临界尺寸在5nm至50nm的范围内。

在实施例中，所述第二临界尺寸在5nm至50nm的范围内。

根据又一实施例，本发明公开了一种半导体器件。半导体器件包括衬底、至少一个鳍结构、金属栅极、第一介电层和第二介电层。在衬底上方形成至少一个鳍结构。金属栅极在衬底上设置至少一个鳍结构的一部分上。金属栅极具有第一临界尺寸和大于第一临界尺寸的第二临界尺寸，其中，在第一高度处测量第一临界尺寸，在高于第一高度的第二高度处测量第二临界尺寸。第一介电层在衬底上从外围环绕金属栅极，其中，第一介电层包括掺杂部分。第二介电层在衬底上从外围环绕第一介电层，其中，第二介电层和第一介电层由不同的材料形成。

在实施例中，所述掺杂部分包括掺杂剂，并且所述掺杂剂包括磷或硼。

在实施例中，所述第一高度位于与所述至少一个鳍结构的顶部的高度相同的平面处，并且所述第二高度位于与所述金属栅极的顶部的高度相同的平面处。

在实施例中，从所述掺杂部分的底部到所述金属栅极的顶部的高度在5nm至100nm的范围内，并且从所述至少一个鳍结构的顶部到所述掺杂部分的底部的高度在20nm至200nm的范围内。

在实施例中，所述第二介电层包括另一掺杂部分。

在实施例中，所述掺杂部分相对于所述第一介电层具有蚀刻选择性。

以上论述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与本文所介绍的实施例相同的目的和/或实现相同优点的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，本文中他们可以做出多种变化、替换以及改变。