基于低压器件实现对高压电路的ESD保护的方法和电路与流程

本发明属于电路技术领域，尤其涉及一种基于低压器件实现对高压电路的ESD保护的方法和电路。

背景技术：

静电放电(Electro Static Discharge，ESD)是指有限的电荷在两个近距离的、并且具有不同静电势的物体之间发生转移的事件，由该事件引起的电流与电势的升降是静电放电研究的主要对象。

在半导体工业中，存在大量的由于静电放电现象引起的芯片失效的问题，据统计，由ESD造成的芯片失效约占芯片失效总数的30％～50％。在芯片的生产过程中、运输过程中、甚至到了系统集成阶段以及用户使用阶段，所有这些过程都有可能在其引脚上产生静电放电现象，造成芯片失效。ESD所产生的瞬间大电流脉冲通过芯片管脚流经芯片内部，进而导致芯片内部线路损伤而无法正常工作。此外，还有部分芯片所受到的ESD损伤是潜在的，也就是常说的软失效，这种失效类型通常很难在测试阶段被发现，但当最终产品交付到终端用户手中时，产品的使用寿命将会大大减少。

可见，如何实现对芯片的ESD防护、保证芯片的成品率和可靠性是本领域技术人员亟需解决的问题。

技术实现要素：

本发明的技术解决问题：克服现有技术的不足，提供一种基于低压器件实现对高压电路的ESD保护的方法和电路，旨在提高芯片的ESD防护能力，保证芯片的成品率和可靠性。

为了解决上述技术问题，本发明公开了一种基于低压器件实现对高压电路的ESD保护的方法，包括：

当电容C0接收到ESD脉冲时，产生充电电流，电阻R0上产生压降，控制第二PMOS晶体管MP1和第三PMOS晶体管MP2开启；

当通过第二PMOS晶体管MP1和第一NMOS晶体管MN0输出的输出电压Vb1为高电平，且，通过第三PMOS晶体管MP2和第一PMOS晶体管MP0输出的偏置电压Vb2为高电平时，开启第三NMOS晶体管MN2和第二NMOS晶体管MN1,泄放电流。

在上述基于低压器件实现对高压电路的ESD保护的方法中，所述方法还包括：

当电容C0上的ESD脉冲消失时，电阻R0上的压降减小，控制MP1和MP2关断；

当通过MP1和MN0输出的输出电压Vb1为低电平，且，通过MP2和MP0输出的偏置电压Vb2为低电平时，关断MN1和MN2。

在上述基于低压器件实现对高压电路的ESD保护的方法中，所述方法还包括：

当电容C0无充放电电流时，电阻R0上无压降，控制MP1关断。

在上述基于低压器件实现对高压电路的ESD保护的方法中，电阻R0和电容C0的连接点分别与MP1的栅极和MP2的栅极连接，所述方法还包括：

通过所述连接点为MP1和MP2提供栅压，以及，为MP2提供栅压偏置；其中，所述栅压用于控制MP1的开启和关断。

在上述基于低压器件实现对高压电路的ESD保护的方法中，所述方法还包括：

通过偏置电路VBIAS分别向MN0的栅极和MP0的栅极输出偏置电压Vb0。

在上述基于低压器件实现对高压电路的ESD保护的方法中，偏置电压Vb2大于等于电源电压VDD与额定电压的差值；其中，所述额定电压为：MN1的栅-漏反偏电压上限。

相应的，本发明还公开了一种基于低压器件实现对高压电路的ESD保护的电路，包括：电容C0、电阻R0、MP0、MP1、MP2、MN0、MN1和MN2；

电容C0和电阻R0串联；其中，电容C0，用于在接收到ESD脉冲时，产生放电电流；电阻R0，用于在接收所述放电电流时产生压降，控制MP1和MP2开启；

MP1的漏极与MN0的漏极相连，用于生成输出电压Vb1；其中，输出电压Vb1输出至MN2的栅极；MP2的漏极和MP0的源极相连，用于生成偏置电压Vb2；其中，偏置电压Vb2输出至MN1的栅极；

MN1的源极和MN2的漏极相连；其中，MN1，用于在接收的偏置电压Vb2为高电平时开启，泄放电流；MN2，用于在收到的输出电压Vb1为高电平时开启，泄放电流。

在上述基于低压器件实现对高压电路的ESD保护的电路中，所述电路还包括：偏置电路VBIAS；

所述偏置电路VBIAS，用于输出偏置电压Vb0；其中，所述偏置电压Vb0分别输出至MN0的栅极和MP0的栅极。

在上述基于低压器件实现对高压电路的ESD保护的电路中，电容C0和电阻R0的连接点分别与MP1的栅极和MP2的栅极连接，用于为MP1和MP2提供栅压，以及，为MP2提供栅压偏置。

本发明具有以下优点：

(1)本发明供了基于MN0、MP1和MN2构成的GCNMOS(Gate coupling NMOS)结构实现对高压电路的ESD保护，ESD产生的电流可以通过MOS(Metal Oxide Semiconductor，金属氧化物半导体)管表面泄放，设计简单、电荷泄放能力强、开启速度快、通用性强，提高了芯片的ESD防护能力，保证了芯片的成品率和可靠性，对于非外延片和外延片均适用，且可以实现MN2的衬底隔离，增强电路的抗闩锁能力。

(2)本发明在普通集成电路仿真工具上即可进行全面仿真，无需设计特定的仿真工具，通过仿真即可确定各元器件的规格参数，降低了设计成本的同时提高了可靠性。

(3)本发明通过调整输出电压Vb2的值即可完成低压器件容忍高的漏端电压，具有较强的通用性，适用于任意工艺下，任意电路中实现低压器件实现高压电路的ESD保护,特别是针对工程应用中的混合信号集成电路的ESD保护具有更实际意义。

(4)本发明无需另外设计器件，可直接调用标准单元库中的元器件作为保护电路中的元器件，易于实现。

附图说明

图1是本发明实施例中一种基于低压器件实现对高压电路的ESD保护的电路的结构示意图；

图2是本发明实施例中一种基于低压器件实现对高压电路的ESD保护的方法的步骤流程图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明公共的实施方式作进一步详细描述。

参照图1，示出了本发明实施例中一种基于低压器件实现对高压电路的ESD保护的电路的结构示意图。如图1所示，MP1和MN0漏极相连构成反相器结构，产生输出电压Vb1，Vb1接MN2的栅极，为MN2提供控制电压；MP2的漏极和MP0的源极相连产生偏置电压Vb2，Vb2接MN1的栅极，为MN1提供偏置电压；MN1的源极和MN2的漏极相连，构成静电电流泄放通路；偏置电路VBIAS产生的偏置电压Vb0接MN0的栅极和MP0的栅极，为MN0和MP0提供栅压偏置；电容C0和电阻R0相连，电容C0和电阻R的连接点分别与MP1的栅极和MP2的栅极连接，为MP1和MP2提供栅压，控制MP1开启与关断，同时为MP2提供栅压偏置。其中，MN0、MN1和MN2为NMOS(Negative channel-metal-oxide-semiconductor，N型金属氧化物半导体)晶体管；MP0、MP1和MP2为PMOS(Positive channel-metal-oxide-semiconductor，P型金属氧化物半导体)晶体管。

在本实施例中，所述基于低压器件实现对高压电路的ESD保护的方法可以通过基于低压器件实现对高压电路的ESD保护的电路实现。参照图2，示出了本发明实施例中一种基于低压器件实现对高压电路的ESD保护的方法的步骤流程图。在本实施例中，所述基于低压器件实现对高压电路的ESD保护的方法具体可以包括：

步骤201，当电容C0接收到ESD脉冲时，产生充电电流，电阻R0上产生压降，第二PMOS晶体管MP1和第三PMOS晶体管MP2开启。

步骤202，当通过第二PMOS晶体管MP1和第一NMOS晶体管MN0输出的输出电压Vb1为高电平，且，通过第三PMOS晶体管MP2和第一PMOS晶体管MP0输出的偏置电压Vb2为高电平时，开启第三NMOS晶体管MN2和第二NMOS晶体管MN1,泄放电流。

在本实施例中，偏置电压Vb2大于等于电源电压VDD与额定电压的差值；其中，所述额定电压为：MN1的栅-漏反偏电压上限。

在上述基于低压器件实现对高压电路的ESD保护的方法的基础上，所述方法还包括：

步骤203，当电容C0上的ESD脉冲消失时，电阻R0上的压降减小，控制MP1和MP2关断。

步骤204，当通过MP1和MN0输出的输出电压Vb1为低电平，且，通过MP2和MP0输出的偏置电压Vb2为低电平时，关断MN1和MN2。

在上述基于低压器件实现对高压电路的ESD保护的方法的基础上，所述方法还包括：

步骤205，当电容C0无充放电电流时，电阻R0上无压降，控制MP1关断。

在上述基于低压器件实现对高压电路的ESD保护的方法的基础上，所述方法还包括：

步骤206，通过偏置电路VBIAS分别向MN0的栅极和MP0的栅极输出偏置电压Vb0。

进一步的，结合上述图1，下面对所述基于低压器件实现对高压电路的ESD保护的电路进行进一步的详细说明。在本实施例中，所述电路可以包括：电容C0、电阻R0、MP0、MP1、MP2、MN0、MN1和MN2；具体的：

电容C0和电阻R0串联；其中，电容C0，用于在接收到ESD脉冲时，产生充电电流；电阻R0，用于在接收所述充电电流时产生压降，控制MP1开启；

MP1的漏极与MN0的漏极相连，用于生成输出电压Vb1；其中，输出电压Vb1输出至MN2的栅极；MP2的漏极和MP0的源极相连，用于生成偏置电压Vb2；其中，偏置电压Vb2输出至MN1的栅极；

MN1的源极和MN2的漏极相连；其中，MN1，用于在接收的偏置电压Vb2为高电平时开启，泄放电流；MN2，用于在收到的输出电压Vb1为高电平时开启，泄放电流。

电容C0和电阻R0的连接点分别与MP1的栅极和MP2的栅极连接，用于为MP1和MP2提供栅压，以及，为MP2提供栅压偏置。

进一步的，如图2所示，所述电路还包括：偏置电路VBIAS。所述偏置电路VBIAS，用于输出偏置电压Vb0；其中，所述偏置电压Vb0分别输出至MN0的栅极和MP0的栅极。

在本实施例中，电路中的MN0、MP1和MN2构成GCNMOS(Gate coupling NMOS)结构，实现对整个电路的ESD保护。其中，偏置电路VBIAS为MN0提供偏置电压Vb0；输出电压Vb1控制电流泄放管MN2的开启与关断；MP0和MP1串联产生偏置电压Vb2，为MN1提供栅压。其中，合理设计Vb2的值即可防止MN2栅-漏端被反向击穿，偏置电路VBIAS同时为MP0提供偏置电压Vb0。

所述基于低压器件实现对高压电路的ESD保护的电路(以下称为ESD保护电路)主要可以包括两种工作状态：ESD保护电路关闭状态(以下称为状态1)和ESD保护电路开启状态(以下称为状态2)。

状态1时：

当芯片处于掉电模式时，整个芯片内部电路包括ESD保护电路均处于浮空状态，所有器件均不工作；当芯片处于正常工作模式时，ESD保护电路的工作状态为：

(1)电容C0无充放电电流，则R0电阻上无压降，MP1栅压为VDD，MP1关断，其输出电压Vb1为低电平，即MN2的栅压Vb1为低电平，MN2关断，不产生漏电流。

(2)偏置电压Vb0与MP0共同产生偏置电压Vb2，偏置电压Vb2用于保证MN1的栅漏电压差在MN1能容忍的最大电压(也即MN1的电压上限)以内，以实现低压器件容忍高的漏端电压，例如：VDD＝3.3V，MN1能容忍最大电压为2.5V，则Vb2应不小于800mV。合理设计MN1的尺寸使得MN1在该状态下的漏源电压差保持在特定范围内，保证MN2栅-漏端不被反向击穿。

状态2时：

由于ESD静电放电，VDD端产生ESD脉冲，MN1的电压上限脉冲通过电容C0产生充电电流，充电电流在电阻R0上产生压降，MP1打开，此时输出电压Vb1和偏置电压Vb2均为高电平，MN1和MN2同时打开，泄放电流。随着ESD脉冲消失，R0上的压降变小，MP1和MP2关断，输出电压Vb1和偏置电压恢复为低电平，MN1和MN2关断。

由上可见，在实际应用中，可以根据ESD保护电路的两种工作状态的需求来确定各个器件的规格参数：首先确定MN2的尺寸，由于MN2是作为电流泄放的晶体管，故，一般选择大尺寸的NMOS管作为MN2，以保证电流泄放速度；同样的，选择与MN2尺寸相当的NMOS管作为MN1。然后，确定MN1的偏置电压Vb2，如上所述，偏置电压Vb2的大小由MN1所能承受的电压上限和ESD保护电路所处的电源电压VDD确定；再次，根据偏置电压Vb2的值确定MP2和MP0的尺寸，以及确定偏置电路VBIAS的输出偏置电压Vb0。最后，根据上述确定的条件，选择匹配规格参数的R0、C0、MP1和MN0。其中，需要注意的是，由于MN1和MN2为串联关系，因此Vb2和Vb1在状态2时的触发时间应一致，因此MP1、MN0与MP0和MP2的尺寸需要相当。进一步的，可以通过普通集成电路仿真工具对电路的可行性进行验证：通过仿真试验验证所述电路在状态1和状态2的工作状态，根据仿真结果反复调整各个规格参数，以满足电路实际要求。

综上所述，本发明实施例所述的方案，基于MN0、MP1和MN2构成的GCNMOS结构实现对高压电路的ESD保护，ESD产生的电流可以通过MOS管表面泄放，设计简单、电荷泄放能力强、开启速度快、通用性强，提高了芯片的ESD防护能力，保证了芯片的成品率和可靠性，对于非外延片和外延片均适用，且可以实现MN2的衬底隔离，增强电路的抗闩锁能力。

其次，本发明在普通集成电路仿真工具上即可进行全面仿真，无需设计特定的仿真工具，通过仿真即可确定各元器件的规格参数，降低了设计成本的同时提高了可靠性。

再次，本发明通过调整输出电压Vb2的值即可完成低压器件容忍高的漏端电压，具有较强的通用性，适用于任意工艺下，任意电路中实现低压器件实现高压电路的ESD保护,特别是针对工程应用中的混合信号集成电路的ESD保护具有更实际意义。

最后，本发明无需另外设计器件，可直接调用标准单元库中的元器件作为保护电路中的元器件，易于实现。

以上所述，仅为本发明最佳的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。

本发明说明书中未作详细描述的内容属于本领域专业技术人员的公知技术。