用于过电压保护的装置和方法与流程
本发明涉及用于保护电子电路免受过电压事件(例如静电放电事件)影响的过电压保护装置。
背景技术：
电子系统可以工作在环境和/或电路中，其中它们可能暴露于相对较短持续时间的电信号但对于其电子系统而言具有超过正常工作电压的较高或快速变化电压的瞬态过电压事件。瞬态过电压事件可以包括例如由电荷从物体或人突然释放到电子电路产生的静电放电事件。这种静电放电(esd)或电过压(eos)事件可能包括“人体”放电事件和“机器”放电事件。联合电子设备工程委员会(jedec)、国际电工委员会(iec)、汽车工程委员会(aec)和国际标准化组织(iso)等各种组织制定了放电事件的标准。
人体放电事件描述了静电放电事件，其中已经被充电的人可以通过与电子电路的接触来释放其静电电荷。例如，通过在放电事件开始后的一百纳秒内观察电路性能来测量这种事件。诸如国际电工委员会充电设备模型(ieccdm)之类的机器事件在放电开始后约600皮秒期间内测量设备性能。这种短时间尺度的静电放电事件可能导致金属氧化物半导体场效应晶体管(mosfet)中的栅极氧化物损坏或集成电路内的结损害或电荷捕获。此外，即使瞬态事件不会对设备造成物理损坏，也可能引起闭锁(无意中产生低阻抗路径)，从而破坏集成电路的功能并且可能导致在闭锁电流路径中的自加热对集成电路的永久性损坏。因此，需要提供一种具有防止瞬态电气事件的集成电路。
还希望提供具有可控触发电压和表示保持电压的可控“回跳”电压的过电压保护电路。过压保护电路可以提供小于触发电压但大于设备电源电压的保持电压。
技术实现要素：
根据本发明的第一方面提供了一种用于具有待保护节点和输入节点的电路的过电压保护装置。过电压保护装置包括具有第一电流流节点、第二电流流节点和栅极的第一场效应晶体管。第一电流流节点可操作地耦合到输入节点并且第二电流流节点可操作地耦合到待保护节点。栅极连接到控制节点。当第一和第二电流流节点和栅极之间的电压差小于预定值时第一场效应晶体管导通并且当电压差超过预定值时第一场效应晶体管基本上不导通或用作控制电阻的电压。过电压保护装置还包括通常为高阻抗但可以响应于过电压事件变为导通的过电压保护单元。过电压保护单元连接在第一和第二电流流节点之一和电流放电路径之间。
因此，可以使用场效应晶体管的快速响应来在输入节点和待保护节点之间放置相对高阻抗的路径。在某些配置中，场效应晶体管是结型场效应晶体管(fet)。使用结型场效应晶体管(fet)消除了与金属氧化物半导体场效应晶体管(mosfet)相关的栅极氧化物损坏的风险。但是，为防止栅极损坏采取预防措施可以使用绝缘栅极设备。第一场效应晶体管应当在正常使用期间，即在没有静电放电(esd)或电过压(eos)事件的情况下，在输入节点和待保护节点之间提供相对较低的阻抗路径。这可以通过使用耗尽型装置来实现。
过电压保护单元有利地耦合在输入节点和电流放电路径之间。过电压保护单元有利地包括一个或多个半导体装置，例如二极管或双极结型晶体管，其击穿电压可以被配置为设置期望的击穿电压并且被布置成将预期放电电流从输入节点安全地承载到电流放电路径而不会自己损坏并且不会对第一场效应晶体管过压。
根据本发明的第二方面提供了包括根据本发明的第一方面的至少一个过电压保护装置的集成电路。
根据本发明的第三方面提供了一种保护待保护节点免受电过压或过应力事件的方法。该方法包括将电压控制的阻抗放置在待保护节点的信号路径中并且响应于超过阈值电压的信号路径中的电压而增加压控电阻的阻抗。在某些配置中，压控电阻包括受电压控制的电阻并且该方法还包括响应于超过阈值电压的信号路径中的电压来增加压控电阻的阻抗。
连接在压控电阻和电流放电路径之间的一个或多个装置有利地提供了另外的放电路径，其中当信号路径中的电压小于第二阈值时其它装置处于高阻抗状态并且当这些装置上的电压超过第二阈值时转变到低阻抗状态。
另一方面，一种电子系统被提供。该电子系统包括连接在输入节点和待保护节点之间的一个或多个串联过电压保护结型场效应晶体管(jfets)。一个或多个串联过电压保护jfets在输入节点和待保护节点之间提供电压阻塞以响应输入节点处的电过应力事件。电子系统还包括电连接到待保护节点的内部电路并且一个或多个串联过电压保护jfets具有小于内部电路的击穿电压的夹断电压。该电子系统还包括连接在输入节点和放电节点之间的并联过电压保护双极装置。该并联过电压保护双极装置从高阻抗状态转变到低阻抗状态以响应输入节点处的电过应力事件。
附图说明
现在将参照附图通过非限制性示例来描述本发明的实施方案。
图1是可调过电压保护装置的布局示意图，其适于提供针对某些电过电压力事件的保护；
图2示出了横向npn晶体管的布局，其转向性能被模拟并在图3a至3d中示出；
图3a至3d分别示出了在开始过电压事件之后4x10-12、6x10-12、15x10-9和100x10-9秒的图2中晶体管内的影响电离区域和耗尽区域边界的演变；
图4是通过横向npn晶体管的一部分的横截面图示意性地示出了引起相应载体传输时间的装置的区域；
图5是部署在集成电路中的常规高阻抗过电压保护装置的电路图；
图6是示出根据实施方案的常规低阻抗过电压保护装置部署的电路图；
图7示出了与常规高阻抗过电压保护装置协作的包括常规低阻抗过电压保护装置的图6的进一步变型；
图8更详细地示出了图7的保护电路的实施方案的电路图；
图9是具有两个串联连接的晶体管的保护电路的电路图；
图10是适用于本发明的实施方案中的结型场效应晶体管(jfet)的示意性横截面，并且已经被修改以通过漏极与栅极距离增加和以场板的形式使用复活机制来增强其最大工作电压；
图11示出了其中多个串联连接的晶体管的栅极通过电容分压器连接以分享它们之间的过电压的电路；
图12示出了响应于过电压事件的根据实施方案的过电压保护电路的响应；
图13示出了本发明的另一实施方案；
图14a和14b是示出了在发生esd事件之后分别在0.6ns和100ns的实施方案的过电压保护装置内的模拟电场强度和耗尽区域边界的图；
图15a和15b是示出了当晶体管连接到低阻抗负载时，esd事件发生之后分别为0.6ns和100ns的图14a和14b的过电压保护装置内的模拟电流流动的图；
图16a是示出了在过电压事件开始之后100ns的晶体管中和晶体管连接到高阻抗负载时的电场强度和耗尽区域边界的图；并且图16b示出了在过电压事件开始之后100ns的晶体管中的模拟电流流动；和
图17示出了作为待保护节点处的低负载阻抗和高负载阻抗的时间功能的晶体管400的源极处的电流和电压。
图18是根据一个实施方案的过电压保护系统的示意图。
图19是根据一个实施方案的多芯片电子系统的示意图。
具体实施方式
如本文所使用的诸如上述、下面、等等的术语是指如图所示定向的装置并应相应地解释。还应当理解的是由于半导体装置(例如晶体管)内的区域是通过掺杂具有不同杂质或不同浓度杂质的半导体材料的不同部分来限定的，不同区域之间的离散物理边界可能实际上不存在于完成的装置，但是区域可以从一个过渡到另一个。附图中所示的一些边界是这种类型的并且仅仅是为了帮助读者而被示出为突兀的结构。在下述实施方案中，p型区域可以包括诸如硼的p型半导体材料作为掺杂剂。此外，n型区域可以包括诸如磷的n型半导体材料作为掺杂剂。本领域技术人员将理解下述区域中的各种浓度的掺杂剂。
过电压保护装置可以从集成电路(ic)的引脚电连接到地从而为ic的内部电路提供过电压保护。例如，当电过电压事件导致引脚和接地之间的电压差达到过电压保护装置的触发电压时，过电压保护装置可以激活以提供将与过电压事件相关联的电荷转移到地的低阻抗路径。
包括相对于ic引脚分流或并联过电压保护装置可以帮助保护ic的内部电路免受损坏。然而，当引脚上存在过电压保护事件时，内部电路仍然可能经受高电压状况。例如，过电压保护装置可以具有有限的导通时间并且在激活过电压保护装置之前可能发生电压过冲。因此，过电压保护装置接通速度的限制可能导致电压过冲和对内部电路的相应损坏。尽管内部电路可以设计成具有较高的输入电阻，但是以这种方式实现内部电路可能会降低性能，如信号和/或噪声特性。因此，设计约束可能导致具有低或有限输入电阻的内部电路，导致在过载期间电荷进入或流出内部电路。
在这里的某些配置中，过电压保护系统包括电连接在输入节点和诸如接地的放电节点之间的并联或分流的过电压保护装置。此外，过电压保护系统包括电连接在输入节点和待保护节点之间的至少一个串联过电压保护场效应晶体管(fet)。在某些实现中，输入节点连接到ic的引脚并且待保护节点连接到ic的内部电路。
当输入节点存在额定电压条件时，并联过电压保护装置处于高阻抗状态并且串联过电压保护fet处于低阻抗状态从而将输入节点电连接到待保护节点。因此，当存在额定电压条件时过电压保护系统不会妨碍ic的工作。
然而，当在输入节点处存在过电压事件时，串联过电压保护fet提供高阻抗以阻止高电压到达待保护节点。例如，可以使用结型场效应晶体管(jfet)来实现串联过电压保护fet，该结型场效应晶体管(jfet)在过电压事件导致jfet通道闭合时提供电压阻塞。一旦过电压事件引起并联过电压保护装置两端的电压达到装置的触发电压，并联过电压保护装置启动从而为过电压事件提供放电路径。
因此，当过电压条件保护时，串联过电压保护fet提供电压阻塞。串联过电压保护fet可以具有相对较快的导通时间，因此适于在输入节点处的电压相对较高时提供电压阻塞，包括在小于并联过电压保护装置的触发电压的高电压下。此外，串联过电压保护fet可以提供与并联过电压保护装置的有限接通时间相关联的电压过冲保护。一旦并联过电压保护装置被激活，从输入节点向放电节点提供低阻抗放电路径从而提供对抗过应力的强大保护。
这里的过电压保护系统可以提供各种各样的优点，包括快速接通速度和强大的过应力保护的组合。例如，在某些实施方案中，使用至少一个作为少数载流装置的双极晶体管来实现并联过应力保护装置。过应力保护双极晶体管提供强大的电流处理并且可以在相对紧凑的芯片区域中实现相对低的导通状态电阻。然而，由于双极晶体管是少数载流装置，所以过应力保护双极晶体管可以具有相对较慢的导通时间用以响应过电压事件。相比之下，串联过电压保护fet是多数载流装置并且具有相对较快的激活时间和较差的导通状态电阻。因此，使用串联过电压保护fet和并联过电压保护双极晶体管的组合实现了快速接通速度和强大的过应力保护的优点。
在某些实施方案中，串联过电压保护fet包括作为压控电阻器工作的jfet。jfet被实现为具有大于内部电路的工作电压但小于内部电路的击穿电压的夹断或钳位电压。因此，当输入节点处的电压处于正常工作电压范围内时，jfet作为欧姆电阻工作在线性区域。然而，一旦输入电压超过jfet的夹断电压，则jfet饱和并且夹持通过jfet的电流从而限制待保护的节点的电压增加。
为了防止jfet的损坏，jfet的漏极实现为具有相对较高的击穿电压。在某些实施方案中，通过实现jfet包括相对较长或延伸的漂移区域和在扩展漂移区域上的一个或多个场板并且电连接到jfet或待保护的节点的源极来实现高击穿电压。以这种方式实现jfet可减少表面场效应从而有助于实现高击穿电压。
由串联过电压保护fet提供的电压阻断解耦了与实现并联过电压保护装置相关的设计约束。例如，当仅提供用于防止过应力事件的并联过电压保护装置时，并联过电压保护装置的设计可以通过切换速度和导通状态电阻之间的权衡来约束。通过正在保护的内部电路的实现细节，进一步加剧这种权衡的复杂性。这又可以导致针对ic的每个引脚的定制设计的并联过电压保护装置用于每一代ic的设计和/或相对于另一个的ic的一种类型。
相反，包括并联过电压保护装置和串联过电压保护fet的组合通过将过电压保护系统的设计与内部电路的设计相分离来提高设计灵活性。特别地，由于串联过电压保护fet提供了在瞬态过电压事件开始时保护内部电路的电压阻塞，所以可以实现并联过电压保护装置以实现所需的导通状态电阻和导通速度而不受通过内部电路的实现细节的约束。
在某些配置中，使用具有可配置的触发和/或保持电压特性的保护装置来实现并联过电压保护装置。例如，共同拥有的美国公开的第2011/0101444号描述了具有布局可调触发和保持电压的双极晶体管。
通过以这种方式实现并联过电压保护装置可以容易地调整ic的特定引脚的过电压保护特性以提供所需的保护量。由于串联过电压保护fet将并联过电压保护装置与内部电路分离，因此可以容易地实现针对ic的每个引脚的定制过电压保护。
在一个实施方案中，使用并联过电压保护装置和对应的串联过电压保护fet来保护ic的一个或多个引脚。因此，并联过电压保护装置和串联过电压保护fet(s)可集成在片上。
在另一个实施方案中，独立的过电压保护ic或芯片被提供。过电压保护ic包括一个或多个并联过电压保护装置/串联过电压保护fet对。过电压保护芯片可以包含在具有另一芯片的公共封装中和/或与另一个芯片一起包含多芯片模块上。过电压保护ic为第二芯片提供过电压保护从而在广泛的应用和/或处理技术上提供灵活的esd解决方案。在某些配置中，使用具有可配置的触发和/或保持电压的装置来实现并联过电压保护装置，例如在共同拥有的美国公开号2011/0101444中描述的双极晶体管。
可以期望过电压或esd保护电路快速响应并且能够承载足够的电流以便将节点处的电压恢复到可接受的值，例如通过放电引起esd事件的电容体。然而，对于任何合理尺寸的装置，半导体的装置物理学上存在基本的张力能使得快速响应和良好的电流承载能力达到竞争目标。增加装置尺寸可以在某种程度上减轻这些竞争的目标，但增加了集成电路管芯上的重要区域的开销并引入了可能影响电路负载的不必要的寄生电容。
us2011/0101444公开了一种基于在绝缘阱内形成的水平npn晶体管的如本发明的图1所示的过电压保护装置5。尽管图1示出了使用绝缘体上硅(soi)工艺制造的保护装置，但是应当理解本发明不限于soi晶体管。例如，这里的教导可应用于各种各样的过电压保护装置，包括例如隔离阱装置。
在图1中，用作载体晶片的衬底10被提供。在衬底10上形成例如氧化硅的绝缘层22。类似的绝缘材料也用于在成品装置中形成壁23。在所示配置中，在基极区50下方的绝缘层22上提供相对高掺杂的p+区24。可以通过外延沉积和随后的离子注入来生长p+区24。这也允许区24周围的另外的掺杂区域生长，例如朝向装置边缘的n+区域。p型材料的外延层30设置在p+区24的上方。p型材料的外延层30形成过电压保护装置的主体。p+区24用于抑制在过电压保护装置的水平npn晶体管的下方形成垂直晶体管，并且也是重掺杂的，有助于屏蔽过电压保护装置的基极区域和发射极区域与由相对于衬底10具有不同电位的外延层30产生的静电场。
如图1所示，第一n型区域40朝向装置的左手边形成。然而，本示例中的装置5具有旋转对称性使得相同的区域40也存在于装置5的右手边，实际上也位于图的平面之上和之下。该区域形成晶体管的集电极。
注入p+区域50以形成基极区域并且p+区域50与n型区域40间隔开。形成发射极的另外的n+区域60被注入p+区域50内。由于晶体管被有意地制造为水平结构，集电极区域40仅需要设置在表面附近。然而，如图所示，可以通过形成区域40a或区域40a和40b来延伸n+区域40。应当理解的是由于可以通过在初始(处理)晶片上生长外延层来形成装置，则在晶片上层包含区域40a生长之前可以注入或以其它方式掺杂区域40b。在晶片上生长包含区域40的顶层之前，类似地区域40a可以注入掺杂剂。
与集电极、基极和发射极区域40、50和60的接触形成在装置的表面，分别被称为c、b和e。
对于双向过电压保护装置，其能够提供针对任一极性的静电放电事件或任一极性的过电压事件的保护(例如veos<vss或veos>vdd，其中veos是过电压)，对于区域40和60被掺杂到相似的浓度使得其他可以用作横向npn晶体管的集电极或发射极。然而，在诸如单向配置或其中需要非对称过电压保护响应的配置的某些配置中可以制造晶体管使得其具有一个区域，当该区域用作发射极时该区域的性能得到增强。
在这里讨论的示例中，对称装置中的n型区域40和60被掺杂到例如每立方厘米1019个施主杂质的周围，该基极区域可被掺杂到例如每立方厘米1018个受主杂质的周围，而与p型主体相关联的外延层30在例如每立方厘米的例如约1015个受主杂质的周围更轻掺杂。图1的过电压保护装置自动触发具有足够正或负电压的esd/eos事件。可以通过选择集电极区域40的边缘与基极区域50的边缘之间的距离d的横向范围来控制装置的触发电压。此外，可以通过调节表示装置的基部区域的宽度的距离l来控制装置的保持电压。
通过使用掩模定位可以在生产时选择距离d和l。因此，通过控制距离d和l，可以控制装置接通的电压(通过穿过触发机构)。还可以通过调整碰撞电离驱动的击穿机制来控制装置触发。
这种装置符合与其瞬态响应有关的某些esd事件的传输线脉冲(tlp)测试要求。它还提供了良好的电流处理密度。
然而，提供过电压和esd保护的水平npn晶体管的响应时间受到装置物理学的约束。
在宽泛和略微简单的术语中，半导体装置中的电流可归因于少数载流电流和多数载流电流的组合。典型地，多数载流电流流动机制相对较快，而少数载流电流流动机制相对较慢。
如果我们转而考虑图1的装置，其开启时间最初由受电离驱动机制影响。因此，当装置上的电压上升时，集电极和基极之间的电压引起冲击电离，其具有非常快的(例如亚皮秒)响应时间，因为它是多数载流击穿事件。然而，冲击引发的击穿然后用于将电子注入到双极晶体管的p型材料50中，并且这是稍微较慢的少数载流电流流动机制。这导致这种装置的自然开启时间的限制。
已经针对其结构如图2所示的横向npn晶体管模拟晶体管操作。图2所示的晶体管包括形成在集电极触点202下方的集电极区域200。发射极区域210设置在发射极触点212的下方；并且基极区域220设置在基极触点222的下方。所有的发射极基极和集电极区域都设置在外延层223内。区域200和210是(在该示例中)n型掺杂硅，区域220是p型硅。另外，非常高度掺杂的区域200a和210a可以设置在集电极和发射极触点附近，在该位置硅被掺杂到其极限或接近其极限以便分别提供与集电极和发射极触点200和212的低电阻接口区域。
装置的表面被钝化层覆盖，例如氧化物层225。在所示配置中，装置的表面还包括另外的绝缘层228，其可以是氧化硅、氮化硅或其它合适的介电材料。虽然描述的晶体管是npn装置，但是应当理解的是也可以通过交换所有装置掺杂来形成pnp晶体管。特别地，可以通过交换用于p型掺杂的n型掺杂和通过交换用于n型掺杂的p型掺杂来形成pnp晶体管。
如图所示可以选择地将由扩散220'形成的第二基部触点b'和相关联的连接或触点制成到集电极200的另一侧。第二基底触点b'使得装置更为电对称并且有助于防止横向冲击，其中来自集电极的耗尽区域围绕装置行进到发射极。
图3a至3d示出了施加esd事件后分别在0.4皮秒、0.6皮秒、15纳秒和100纳秒的时间段之后的冲击电离和边界耗尽区域的演变。在每个图中，集电极掺杂的边缘由虚线300表示，耗尽区的空间范围由点划线302表示。其中具有大量冲击电离的那些区域由阴影区域310表示，并且通过仍然值得注意的冲击电离的较小区域由阴影区域320表示。
冲击电离倾向于集中在高场强区域或中等场强和高电流密度的区域。通过图示可以看出，如图3a所示，在0.4皮秒之后晶体管中基于集电极的二极管的二极管击穿已经开始。区域310表现出大量的冲击电离。还可以看出对于大多数装置而言，耗尽区域302遵循当装置处于非导通状态时具有的形状。0.6皮秒后，装置开始集电极电流。结果如图3b所示，由于晶体管开始导通，随着该区域的电位差减小，装置表面附近的冲击电离面积开始减小。15纳秒之后如图3c所示，装置大部分地接通，装置完全开启的时间长达100纳秒，如图3d所示几乎不发生变化。
图4更详细地示出了图1的晶体管的一半，其中装置的表面包括其通常标示为225的钝化层(如图2所示)。它还分别表示载流跨越集电极、基极和发射极区域的传输时间的载流传输时间τc、τb和τe的时间常数。通常，如图4所示，发射极区域制成相当薄，如果需要快速响应，则基极应相对较薄。
总体传输时间τ＝τe+τb+τc，但通常τc是主导时间。
到第一个近似值，
其中wc表示电荷必须经过集电极区域从基极到集电极端子的耗尽距离，并且vsat是半导体材料内的载流饱和速度。
同时，晶体管可以承受的最大电压vmax可以近似为vmax＝1/2emaxwc。
因此
其中emax表示在击穿之前半导体内的最大允许场强。因此
打开速度不是唯一需要考虑的因素。导通与过电压事件相关的电荷需要装置可以携带的电流和能够消散而不会损坏的电力。
半导体单位体积的最大电流密度jmax可表示为：
jmax＝q.vsat.nc
其中：q是电子的电荷，vsat是饱和速度，nc是集电极掺杂密度。
从广义上讲，可以注意到
大多数术语是与半导体材料相关的常数，而
通常，如图5中的过电压保护单元350所示的过电压保护装置连接到系统的输入节点352或待保护节点354，并且当达到电压阈值或触发电压时寻求提供到地360的导通路径。可以看出过电压保护单元350通常是高阻抗的并且在响应电过压事件时仅变为低阻抗。装置需要能够传递与过电压事件相关联的电流。为了制造快速装置，尽管在浪涌事件期间仍然能够通过合适的电流(例如最大电流为12安培)，但是这样的横向npn晶体管可以占据每个保护装置的例如1mm2的管芯区域。然而，如果装置不必快速打开，那么可以使其小得多。
发明人认识到能够提供快速打开而不消耗大量管芯面积的目标可以通过提供串联连接的过电压保护装置来实现。该装置通常为低阻抗并且响应于过电压事件而变为高阻抗。这样的装置370在图6中示出为串联在输入节点352和待保护节点354之间。这种串联连接的输入保护装置370可以可选地与在输入节点352和接地360之间延伸的并联连接的被动或主动保护电路相关联地被提供。虽然并联连接的保护电路被描述为连接在输入节点352和接地360之间，保护电路可以以其他方式连接，包括例如输入节点352和高功率或低功率供应之间。在瞬态事件的初始阶段期间电流阻塞单元通过转换成高阻抗状态或至少变成电流限流状态(其例如作为电压控制电阻器)来提供保护。这样的装置可以使用场效应晶体管来实现。jfet是有利的选择，因为它消除了对装置的栅极氧化物损坏的风险。随着栅极和漏极电压之间的差异增大，这种装置可以迅速转变成夹断状态。
图8示出了图7的布置更详细的情况，其中串联连接的保护装置370由jfet晶体管400提供，其漏极和源极之一连接到输入节点352而漏极和源极中的另一个连接到待保护节点354，其中jfet可以很大程度上对称或者如果该装置是针对其高电压能力而定制的，则如图8漏极连接到输入节点352并且源极连接到待保护节点354。如本文所使用的，fet的源极或漏极中的一个可以被称为第一电流流节点并且fet的源极或漏极中的另一个可以被称为第二电流流节点。
在所示配置中，jfet400的栅极连接到接地轨道。并联连接的保护装置350可以由任何合适的保护部件形成，但是上文参考图1描述的布局可调节横向npn晶体管是特别通用的。电阻可以连接在基极和发射极节点之间如us2011/0101444所述的用以进一步修改晶体管的性能。如图9所示，jfet400可以与另一个jfet400a串联连接用以提供更高的击穿电压能力，因为如果它们中的任一个存在小的漏电流或者如果其中之一在另一个开始之前关闭，晶体管可以分压所施加的电压。在这种布置中，晶体管400a的栅极可以连接到地，或者如图所示连接到第一晶体管400的漏极。后一种配置减小了晶体管400a的栅极结两端的最大电压。虽然图9示出了与一个附加jfet400a串联连接的jfet400，但是本文的教导也适用于其中jfet400与两个或更多个附加jfet串联连接的配置。
在图10中示出了合适的jfet，其中n+扩散460形成在p型阱462内。p型阱462可以形成为如上文关于图1所述的绝缘层22和绝缘壁23的界限。高度掺杂的n型区域466和468分别与n+区域460连接以形成漏极、源极和通道区域。此外，p+区域470也被注入到n型区域460中用以形成顶部栅极连接。p型主体材料的整个区域462可经由另外的注入区域472连接以形成后门。这些区域466、468、470和472中的每个通过相应的触点或通孔466a、468a、470a和472a连接到相应的表面接触器，延伸穿过半导体表面上形成的绝缘层480。此外，场板482和484可以形成为从顶部栅极连接朝向漏极延伸。
在所示配置中，第一场板482位于n+扩散460上方并从栅极触点470a朝向漏极触点466a延伸。此外，第二场板484位于n+扩散460和第一场板482上方，并且从栅极接触470a朝向漏极接触466a延伸。第一场板482和第二场板484通过绝缘层480的一部分彼此隔开并且第二场板484的长度大于第一场板482的长度。使用两个水平间隔开的场板使得半导体的表面区域中的电场梯度能够在不同的位置被改变为不同的量，同时允许大体平面结构的制造。因此，与使用单个场板相比，使用这种方法提供场板(复活结构)需要较少的处理步骤，其中通过使用改变诸如氧化硅的支撑绝缘体的厚度来连续地改变板的高度。
该jfet晶体管可以承受的最大电压部分地取决于顶部栅极470和漏极466之间的硅的长度，其对应于延伸的漂移区域。增加的长度支持更高的电压，尽管它确实增加了源极468和漏极466电极之间的信号的传播时间。晶体管停止导通的夹断电压由顶部栅极470的底部和底部栅极462的顶部之间的距离限定。顶部栅极较浅意味着扩散460的深度控制夹断电压，浅扩散产生低的夹断电压而深度扩散产生增加的夹断电压。因此，装置变得不导通的电压可以通过植入物的深度来设定并且装置在其关闭状态下可以承受的最大电压由装置的空间范围设定。
这允许设计人员定制晶体管的响应以便其仍然对过电压进行快速响应，但是在漏极端子处的信号超过待保护节点的额定工作电压足够的余量之前不会变成值得注意的电阻。与漏极和源极区域的连接由它们各自的通孔466a和468a以及导电轨道466b和468b完成。栅极470和背部栅极472可以被连接到例如接地的参考电压。这使得栅极不会浮动并且还相对于正在通过该装置的信号而变得正向偏置，在包含保护装置的集成电路的正常操作期间该信号被约束为在接地和正电源轨道(或负电源和正电源轨道)之间具有电压。然而，在过电压事件期间信号电压电平可能落在该电压范围之外。
参考图11，可以串联多个jfets400、400a、400b以增加保护电路的最大电压能力。晶体管可以形成在隔离的阱中，如用于绝缘体上硅技术上，并且这可能用于形成并联横向npn晶体管，因此在某些配置中，在使用这种技术来形成jfets时没有额外的成本开销。然而，有利的是确保jfets以基本相等的方式在它们之间共享施加的电压。这可以通过在接地和输入节点352之间连接多个电容器500、502和504使得电容器500、502和504形成电容分压器或ac分压器来实现。这种布置如图11所示。晶体管400a的栅极连接到电容器500和502之间的节点。晶体管400b的栅极连接到电容器502和504之间的节点。电容器两端的电压差为按照它们的相对尺寸分开，但是如果电容器的值相等，则晶体管400b的栅极电压是输入节点352处的电压的三分之二，而晶体管的栅极保持在输入电压的三分之一。这具有良好确定栅极电压的优点。因此，随着过电压增加晶体管被预期顺序地进入夹断状态，这使得它们能够使它们之间的过电压共享。此外，由于晶体管是jfets，因此在正常使用(即不在eos条件下)通常被视为这种晶体管的不期望的特征的栅极漏电流用于保持晶体管400a和400b的栅极以及相关联的电容器在输入节点352的正常工作电压范围内。
图12显示了为了完整性的静电放电事件的电压对电流的曲线图，其中事件发生在由图8所示类型的过电压保护电路保护的输入节点上。受保护节点354处的电压不能超过v损害，在此电压会发生装置损坏。类似地，在输入节点的电压超过电源电压vsupply之前，保护装置不得运行。这里的保护分为两个阶段。当输入电压超过v1时，jfet移动到夹断状态从而将待保护的节点与输入节点断开(或至少限制电压)。如果电压继续上升并达到触发电压v2，则横向晶体管350接通电压将其恢复到保持电压，从而电压随着esd电流的增加而增加，电压基本上是保持电压和通过晶体管及npn晶体管有效“导通”状态电阻的电压的总和。
如果需要双向过电压保护，如图13所示那么这里的n型jfet的晶体管400可以与p型jfet400'串联放置，使得即使一个晶体管的结型二极管偏置，晶体管与另一个关断的jfet串联。如图11所示的栅极电压的电容耦合在这种情况下是有用的，因为可用于流过正向偏置的栅极主体二极管的电荷量被电容器限制，而后阻止进一步流过栅极主体二极管的电流从而挽救装置防止打开潜在的破坏性电流流动路径。
横向npn晶体管在几纳秒间响应，如关于图14至17所述jfet可以以小于皮秒的速度切换到高阻抗状态并且不必承载esd电流，因此它可以做得很小且反应灵敏。如前所述，fet不一定是jfet，例如图10的装置可以省略掺杂470并且可以使通孔470a更短以便其不接触通道从而形成绝缘栅极装置。
已经测量了串联连接jfet的过电压保护装置的工作情况并进行了仿真。仿真使我们能够估计过电压事件发生时耗尽区域边界和电流随时间变化的位置。
如图10所述的fet基本上被用作模拟的基础。与图10相比，图14、图15和图16所示的装置结构中唯一的实质性变化是栅极注入区域470略微提供给复活结构的右侧(在附图中)，其复活结构提供了场板482和484。栅极植入物470可以并且有利地连接到复活结构。在模拟中假定这样的连接。
图14、15和16中与图10所示部件相似或等同的零件用相同的附图标记表示。
保护电路可以与连接到待保护的节点354的各种阻抗或负载一起使用。这避免了基于关于连接到节点354的阻抗的知识或假设来修改电路的需要。此外，节点处的阻抗354可以在使用电路期间变化。阻抗的极端例子是非常低(趋于零欧姆)和非常高(超过数百兆欧)。实际上具有小阻抗的部件(例如低值电阻器)的连接可能导致非常低的阻抗，或者可能由用于将自然高阻抗节点转换成低阻抗节点的有源电路的活动引起。一个示例是使用运算放大器，其中输入晶体管可以是具有非常高阻抗的mosfets以产生虚拟接地，例如作为电流-电压转换器的一部分。
模拟和描述保护电路的操作，特别是用作串联连接的保护装置的晶体管内的电压和电流分布用于待保护节点处的0欧姆和100mω的负载。在合成的低阻抗节点(例如虚拟接地(虚拟接地))上的过电压事件仍然可能严重损坏连接到该节点的晶体管。
图14a示出了晶体管中的电位分布以及在过电压事件发生之后的0.6ns内的耗尽区的位置，并且其中待保护节点是低阻抗(但是由于过电压事件导致的电流仍可能损坏)。
耗尽区由线500、502、504和506标示。线500表示耗尽区边界在主体材料462内的位置。区域502是作为散装材料内的通道掺杂结果的相应耗尽区域边界的位置。线504表示由于场板482和484和通道中的电压之间的电位差而延伸到通道中的耗尽区的边界。线506表示由栅极区域的掺杂产生的通道中的耗尽区边界。
可以看出在0.6ns之后通道仍然形成从漏极触点466a到源极468a的导电路径。这并不奇怪因为该装置已经处于导通状态。该装置在其间具有电位差，该电位差分布在晶体管内。这也在图14a中示出，等电位线520和522用于将装置广泛地划分成存在相对高的选择场梯度的区域530、中等电场强度的区域532以及低电场强度的区域534。这些区域都是以相对术语(而非绝对术语)进行评估，因为实际场强取决于过电压事件的大小。
图14b示出了在过电压事件发生之后100ns的等效信息。耗尽区域的边界500和502已经移动，否则装置没有太大变化。通道仍在导通中，这将在稍后详细讨论。
图15a和15b在过电压事件发生之后的0.6ns和100ns再次分别显示晶体管以及耗尽区位置和装置内的相对电流。电流密度相对较高的区域显示为通道460内的区域550，而较低电流密度的区域显示为区域552。
该通道在整个过电压事件中保持导通，因为待保护节点呈现低阻抗。实际上，jfet保护装置400用作电压控制电阻器使得对于第一近似值而言，一旦超过了jfet400的阈值电压，它就将电流保持在标称值。这意味着该装置由于流过晶体管的电流和晶体管两端的电压而受到焦耳加热。然而，当与基于保护装置350并联双极晶体管组合提供晶体管400时，晶体管400提供从输入节点352到接地的电流路径，则电压被钳位。
如前所述，可以从mosfet预期，待保护节点354呈现高阻抗。图16a和16b示出当连接到高阻抗节点时在100ns之后的图14和15的晶体管。0.6ns的等效数字与图14a和15a非常相似。
在图16a和16b中要注意的关键区别在于通道已经被完全夹断，如耗尽区边界502所示，在栅极掺杂470的拐角处满足耗尽区边界504。因此晶体管已达到其最大阻抗。该装置不是理想的装置，因此阻抗不会达到无穷大。然而，由于待保护节点354未附接到理想装置，所以与待保护节点354相关联的寄生电容和电阻将用于在过电压事件的持续时间期间抑制该节点处的电压增加。然而，如图16b所示，利用晶体管的非理想行为来阻止待保护节点354处的电压增加。
图16b示出了晶体管400中的模拟电流。尽管晶体管在栅极下方的区域570中被完全夹断，但是在漏极和接地的栅极之间流动在200v漏极电压下的每微米栅极宽度约360na的小的漏电流。作为装置的非理想行为的函数的漏电流确实将电流从漏极接地，从而阻止电流从漏极466a流到源极连接468a。还可以看出，通过jfet400的非理想泄漏用于提供从待保护节点352经由源极468a到接地栅极470/470a的高阻抗放电路径。
图17显示了在过电压事件发生后从0到100ns演变的左手边刻度的源极电压和右手边刻度的源极电流。这里显示为低、0欧姆、负载和高值100mohm负载。
当保护模式呈现低阻抗时考虑电流情况，由esd事件引起的电流从零增加到大约0.18ma的极限值，而后如线600所示晶体管400作为电压依赖电阻器保持当前名义上的常数。
对于高阻抗情况，标称负载为100x106欧姆，如线602所示通过晶体管的电流非常小(约为1.7x10-7a)。
对于200v的模拟过电压事件，由于通过寄生电容的耦合初始上升到大约19到20v之后，晶体管410的源极上的电压在大约1到2ns之后变得接近其关断电压。稳定状态达到5ns左右。线604示出了其在待保护节点处的低阻抗负载和高(100mohm)负载都相同。
因此可以提供快速的过电压保护而不必在集成电路管芯上产生大量的面积开销。
图18是根据一个实施方案的过电压保护系统600的示意图。过电压保护系统600包括电连接在输入节点352和诸如接地的放电节点360之间的并联过电压保护双极晶体管601。此外，过电压保护系统600包括电连接在输入节点352和待保护节点354之间的串联过电压保护jfet602。在某些实现中，输入节点352连接到ic的引脚并且待保护节点354连接到待保护电路，其可以与过电压保护系统600集成在芯片上或在单独的芯片上。
虽然示出为包括一个jfet，但是串联过电压保护jfet602可以包括串联的多个jfet和/或其他部件。例如，可以使用图8、9、11和13中所示的任何配置来实现串联过电压保护jfet602。
在一个实施方案中，jfet602包括电连接到输入节点352的漏极、电连接到待保护节点354的源极以及电连接到控制节点的栅极。在某些配置中，控制节点电连接到jfet602的源极使得jfet602的源极和栅极彼此电连接。
虽然并联过电压保护双极晶体管601被示为包括一个双极晶体管，但是并联过电压保护双极晶体管601可以包括多个双极晶体管(例如npn双极晶体管和布置为可控硅整流器的pnp双极晶体管)和/或其他部件。
当在输入节点352处存在标称电压条件时，并联过电压保护双极晶体管601处于高阻抗状态并且串联过电压保护jfet602处于低阻抗状态，从而将输入节点352电连接到到待保护节点354。因此，当在输入节点352处存在标称电压条件时，过电压保护系统600不妨碍操作。
然而，当在输入节点352处存在过电压事件时，串联过电压保护jfet602提供高阻抗以阻止高电压到达待保护节点354。例如，当过电压事件导致jfet通道夹断时，串联过电压保护jfet602提供电压阻塞。一旦过电压事件导致并联过电压保护双极晶体管601两端的电压达到装置的触发电压，则并联过电压保护双极晶体管601激活以提供用于过电压事件的放电路径。
因此，当在输入节点352处存在过电压状态保护时，串联过电压保护jfet602提供电压阻塞。串联过电压保护jfet602可以具有相对较快的接通时间，因此适合于当输入节点352处的电压相对较高包括当电压小于并联过电压保护双极晶体管的触发电压时提供电压阻塞。此外，串联过电压保护jfet602可以提供与并联过电压保护双极晶体管601的有限导通时间相关联的电压过冲的保护。一旦并联过电压保护双极晶体管601已经被激活，则从输入节点352到达放电节点360提供低阻抗放电路径，从而提供抵抗过应力的强大保护。
过电压保护系统600提供了各种各样的优点，包括快速接通速度和强大的过应力保护的组合。例如，并联过电压保护双极晶体管601是提供强大电流处理的少数载流装置并且可以在相对紧凑的芯片区域中实现相对低的导通状态电阻。相反，串联过电压保护jfet602是多数载流装置并且可以具有相对较快的激活时间，但是具有相对较高的导通状态电阻。使用串联过电压保护jfet602和并联过电压保护双极晶体管601的组合实现了快速接通速度和强大的过应力保护的优点。
串联过电压保护jfet602用作电压控制电阻器。串联过电压保护jfet602可以被实现为具有大于待保护电路的工作电压但小于待保护电路的击穿电压的夹断或钳位电压。因此，当输入节点352处的电压处于正常工作电压范围内时，jfet602在作为欧姆电阻器的线性区域中工作。然而，一旦输入电压超过jfet602的夹断电压，jfet602饱和并且夹断通过jfet602的电流从而限制待保护节点354处的电压增加。
为了防止损坏jfet602，jfet602的漏极可被实现为具有相对较高的击穿电压。在某些实施方案中，通过实现jfet602以在扩展漂移区域上包括相对较长或延伸的漂移区域和一个或多个场板并电连接到jfet602的源极来实现高击穿电压。以这种方式实现jfet602减小了表面场效应并有助于实现高的击穿电压。
在一个实施方案中，jfet602使用图10所示的配置来实现。
由串联过电压保护jfet602提供的电压阻断解耦了与实现并联过电压保护双极晶体管601相关联的设计约束。相反，当仅提供用于防止过应力事件的并联过电压保护装置时，并联过电压保护装置可以通过切换速度和导通电阻之间权衡来约束。通过正被保护的电路的实现细节，这种权衡的复杂性将进一步加剧。
因此，并联过电压保护双极晶体管601和串联过电压保护jfet602的组合通过将过电压保护系统600的设计与待保护的电路的设计分离来提高设计灵活性。特别是由于串联过电压保护jfet602提供电压阻塞，其在瞬态过电压事件开始时保护待保护的电路，所以可以实现并联过电压保护双极晶体管601以实现期望的导通状态电阻和导通速度，而不受被保护电路的实现细节的约束。
在某些配置中，使用具有可配置的触发和/或保持电压特性的保护装置来实现并联过电压保护双极晶体管601。在一个实施方案中，使用图1所示的实现来实现并联过电压保护双极晶体管601，从而如前所述的实现布局可调的触发和保持电压。
通过实现并联过电压保护双极晶体管601以具有可配置的触发和/或保持电压特性，可以容易地实现针对ic特定引脚的期望的过电压保护特性。此外，串联过电压保护jfet606将并联过电压保护双极晶体管601与待保护的电路分离从而使并联过电压保护双极性晶体管601和待保护电路之间的设计权衡解耦。
在一个实施方案中，使用过电压保护系统600的一个或多个实例来保护ic的一个或多个引脚。在这种配置中，并联过电压保护双极晶体管和相应的串联过电压保护jfet(s)集成在芯片上。
在另一个实施方案中，提供独立的过电压保护ic或芯片。过电压保护ic包括过电压保护系统600的一个或多个实例。过电压保护芯片可以与另一芯片一起包含在公共封装中和/或与另一芯片一起包含在多芯片模块中。过电压保护ic为第二芯片提供过电压保护从而在广泛的应用和/或处理技术上提供灵活的esd解决方案。
图19是根据一个实施方案的多芯片电子系统650的示意图。多芯片电子系统650包括第一ic或芯片651和第二ic或芯片652。多芯片电子系统650包括第一系统引脚661a、第二系统引脚661b和第三系统引脚661c。尽管示出了三个系统引脚和两个芯片，但是多芯片电子系统650可以包括额外的引脚和/或部件和/或可以以其它方式来实现。
第一ic651包括第一外部接口引脚671a、第二外部接口引脚671b、第三外部接口引脚671c、第一内部系统引脚681a、第二内部系统引脚681b、第三内部系统引脚681c、第一并行过电压保护双极晶体管701a、第二并联过电压保护双极晶体管701b、第三并联过电压保护双极型晶体管701c、第一串联过电压保护jfet702a、第二串联过电压保护jfet702b和第三串联过电压保护jfet702c。虽然示出了使用三并联双极/串联jfet过电压保护系统的配置，但是可以包括更多或更少的并联双极/串联jfet过电压保护系统。
第二ic652包括第一引脚691a、第二引脚691b、第三引脚691c、第一内部电路710a、第二内部电路710b和第三内部电路710c。虽然示出了包括三个引脚和三个内部电路的配置，但是在第二ic652上可以包括更多或更少的并行引脚和/或内部电路。
第一ic651用作esd保护芯片，其保护第二ic652的内部电路免受过电压事件。例如，第二ic652的引脚691a-691c分别经由第一ic651的保护电路电连接到系统引脚661a-661c。因此，并联双极晶体管701a/串联jfet702a提供保护第一内部电路710a。类似地，并联双极晶体管701b/串联jfet702b为第二内部电路710b提供保护，并且并联双极晶体管701c/串联jfet702c为第三内部电路710c提供保护。
第一ic651向第二ic652提供过电压保护，由此在广泛的应用和/或处理技术上提供灵活的esd解决方案。例如，第一ic651可用于向不同功能和/或不同处理技术的其它ic提供保护。在一个实施方案中，使用硅处理技术制造第一ic651并且使用诸如iii-v化合物半导体技术的化合物半导体技术来制造第二ic652。
在某些配置中，并联过电压保护双极晶体管701a-701c被实现为具有可控制的触发和/或保持电压。以这种方式实现双极晶体管701a-701c有助于灵活地控制每个系统引脚661a-661c的保护特性。例如，内部电路710a-710c可以具有不同的过电压保护规范和/或需要并且因此可以使用相对于彼此的不同的触发和/或保持电压来保护每个内部电路。
在一个实施方案中，使用图1所示的配置来实现并联过电压保护双极晶体管701a-701c。以这种方式实现双极晶体管允许通过布局几何形状来控制双极晶体管的触发和/或保持电压。
在一个实施方案中，多芯片电子系统650被实现为封装的电子部件。在这种实施方案中，第一和第二ic651、652位于公共封装基板上并且系统引脚661a-661c对应于封装引脚。在另一个实施方案中，多芯片电子系统650被实现为多芯片模块(mcm)。在这样的实施方案中，第一ic651和第二ic652位于诸如层压板的公共mcm基板上并且系统引脚661a-661c对应于mcm的引脚。
采用上述方案的装置可以实现为在恶劣的电气环境中操作的各种高性能电子装置和接口应用。电子装置的示例可以包括但不限于消费电子产品、消费电子产品的部件、电子测试设备、高鲁棒性工业和汽车应用等。电子设备的示例还可以包括光网络的电路或其他通信网络。消费电子产品可以包括但不限于汽车、发动机控制单元、车辆发动机管理控制器、变速器控制器、安全带控制器、防抱死制动系统控制器、摄像机、照相机、摄像机数码相机、便携式存储芯片、洗衣机、烘干机、洗衣机/烘干机、复印机、传真机、扫描仪、多功能外围设备等。此外，电子设备可以包括未完成的产品，包括那些用于工业、医疗和汽车应用。
上述描述和权利要求可以将元件或特征称为“连接”或“耦合”在一起。如本文所使用的，除非另有明确说明，“连接”是指一个元件/特征直接或间接地连接到另一元件/特征而不一定是机械地连接。同样，除非另有明确说明，否则“耦合”是指一个元件/特征直接或间接耦合到另一个元件/特征而不一定是机械的。因此，尽管附图中所示的各种原理图描绘了元件和部件的示例性布置，但是在实际实施方案中可以存在附加的中间元件、装置、特征或部件(假定所描绘的电路的功能性不受不利影响)。
虽然已经根据某些实施方案描述了本发明，但是对于本领域普通技术人员显而易见的包括不提供本文阐述的所有特征和优点的实施方案的其他实施方案也在本发明的范围内。此外，可以组合上述各种实施方案以提供其他实施方案。此外，在一个实施方案的上下文中示出的某些特征也可以并入其它实施方案中。因此，仅通过参考所附权利要求来限定本发明的范围。
权利要求以适用于在美国专利商标局备案的单一依赖格式呈现。然而，应当理解任何权利要求的特征可以取决于相同类别的前述权利要求或权利要求，除非这在技术上是不可行的。术语“可操作地连接”或“可操作地耦合”应被认为包括通过一个或多个中间部件的直接连接或连接。
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