用以避免列锤击问题的半导体结构及其制作方法与流程

本发明涉及一种半导体结构有关，特别涉及一种用以避免动态随机存取存储器单元中的列锤击问题的半导体结构暨其制作方法。

背景技术

随着电脑科技的发展，计算机装置变得更小更有处理能力，这也需要更多更好的存储装置与存储器来满足这些装置的编程与运算需求。高集成度的元件设计可以达成元件尺寸微缩以及存储容量增加的功效，如存储装置内部存储单元尺寸随着世代演进变得极微细。

在元件集成度如此高的近代半导体进程中，某些元件却出现了间歇性失效的问题。举例来说，某些现存以ddr3为主的存储器系统在重度的工作负载环境下发现会有间歇性失效的问题。研究者追溯出失效的原因应在于存储器单元在正常更新率的运作下不断重复地对存储器中的单条列进行存取的动作所导致。例如对于32纳米(nm)的制作工艺来说，实体上与存取列相邻的字符线会有很高的机率发生数据崩溃的问题。常见到此失效问题的动态随机存取存储器(dynamicrandomaccessmemory,dram)业界将其称之为“列锤击”(rowhammering)问题。

列锤击问题会造成通过栅(pass-gate,pg)的电荷迁移。如图1所示，在对单条列不断存取的运作环境下，其通过栅端所感应出的寄生电子很容易经由路径1漏电至位线接触端(bitlinecontact,blc)，造成邻近非存取列的数据崩溃。这些电子也可能容易因为电子-电洞的复合效应的关系而循路径2而被捕陷入邻近的p型阱中。这两种机制都会造成数据“0”失效。

目前业界已知对付列锤击问题的其中一种作法是限制每更新周期每列的存取次数，但此举会影响到系统的效能。另一种作法是减少埋入式通道阵列晶体管(buriedchannelarraytransistor,bcat)的底部临界尺寸(bottomcriticaldimension,bcd)。然而改变元件的临界尺寸在物理和实作上都有其限制与难行之处。就算某些尺度是可能改变的，其仍需克服制作工艺方面的问题。

还有一种做法是减少更新周期间的时间，然而就算元件的密度增加，存储器的更新时间大多是保持固定不变的。现今的元件需要能在同样的周期时间内对日益增大的存储区进行更新动作，故进一步减少更新时间也会影响到系统的效能，如存储元件会需要进行额外的更新动作。

故此，现今业界需要有效的方法与机制来避免动态随机存取存储器中的列锤击问题，其最好是实质上不会改变dram或是双线存储器模组(dualin-linememorymodule,dimm设计的方法或机制。

技术实现要素：

本发明的一目的在于提出一种可避免动态随机存取存储器单元中列锤击问题的半导体结构，其结构中额外设置了n型功函数金属层来调整埋入式字符线的功函数，进而避免了字符线端漏电造成邻近非存取列数据崩溃的列锤击问题。

为了达到上述目的，本发明的一实施例中提出了一种用于避免动态随机存取存储器单元中列锤击问题的半导体结构，其包含一基底、一沟槽、一栅极介电层共形地位于该沟槽上、一功函数金属层共形地位于该栅极介电层上、以及一埋入式字符线位于该功函数金属层上，其中该功函数金属层由钛与氮化钛组成，且该功函数金属层中氮化钛对钛的比例从靠近栅极介电层的一侧往靠近埋入式字符线的一侧逐渐增加。

为了达到上述目的，本发明的另一实施例中提出了一种用于避免动态随机存取存储器单元中列锤击问题的半导体结构，其包含一基底、一沟槽、一栅极介电层共形地位于该沟槽上、一n型功函数金属层共形地位于该栅极介电层上、一氮化钛层共形地位于该n型功函数金属层上、以及一埋入式字符线位于该氮化钛层上。

为了达到上述目的，本发明的又一实施例中提出了一种制作用于避免动态随机存取存储器单元中列锤击问题的半导体结构的方法，其步骤包含提供一基底、在该基底上形成一沟槽、在该沟槽上共形地形成一栅极介电层、在该基底与该栅极介电层上共形地形成一n型功函数金属层、在该n型功函数金属层上共形地形成一氮化钛层、以及在该沟槽中填入一埋入式字符线。

无疑地，本发明的这类目的与其他目的在阅者读过下文与附图来描述的优选实施例细节说明后将变得更为显见。

附图说明

本说明书含有附图并于文中构成了本说明书的一部分，使阅者对本发明实施例有进一步的了解。该些附图描绘了本发明一些实施例并连同本文描述一起说明了其原理。在该些附图中：

图1为动态随机存取存储器中埋入式字符线的列锤击失效机制的示意图；

图2为动态随机存取存储单元布局的俯视图；

图3,图5,图6,图8为本发明实施例一动态随机存取存储单元在其他各个制作工艺步骤的剖视图，其以图2中截线a-a’所作；

图4与图9为本发明实施例一动态随机存取存储单元在各个制作工艺步骤的剖视图，其以图2中截线b-b’所作；以及

图7为本发明又一实施例一动态随机存取存储单元在氮化钛层制作步骤的剖视图，其以图2中截线a-a’所作。

须注意本说明书中的所有图示都为图例性质，为了清楚与方便附图说明，图示中的各部件在尺寸与比例上可能会被夸大或缩小地呈现，一般而言，图中相同的参考符号会用来标示修改后或不同实施例中对应或类似的元件特征。

主要元件符号说明：

10动态随机存取存储器元件

12位线

14字符线

16基底

18主动区

20存储器区

22栅极

24浅沟绝缘结构

26第一沟槽

28第二沟槽

30上半部

32下半部

34衬垫层

36介电层

38栅极介电层

39n型功函数金属层

39a氮处理后的n型功函数金属层

40埋入式字符线

41氮化钛层

42硬掩模

具体实施方式

请参照图2至图9，图2至图9为本发明优选实施例制作一动态随机存取存储器元件的方法示意图，其中图2为俯视图，图3显示图2中沿着切线aa’的剖视图，图4显示图2中沿着切线bb’的剖视图，图5为接续图3的制作工艺示意图，图6与图7为接续图5的制作工艺示意图，图8与图9则为接续图6的制作工艺示意图。本实施例是提供一存储器元件，例如是具备埋入式栅极的动态随机存取存储器元件(buriedgatetypedram)10，其包含有至少一晶体管元件(图未示)以及至少一电容结构(图未示)，以作为dram阵列中的最小组成单元并接收来自于位线(bitline,bl)12及字符线(wordline,wl)14的电压信号。

如图2所示，其为本发明动态随机存取存储器元件的俯视图。动态随机存取存储器元件10包含一基底16，例如一由硅所构成的半导体基底，然后于基底16内形成有至少一浅沟绝缘结构24，以于基底16上定义出多个主动区(activearea,aa)18。此外，基底16上还定义有一存储器区20以及一周边区(图未示)。其中，动态随机存取存储器元件10的多个字符线14较佳形成于存储器区20的基底16中，是为埋入式字符线态样，多个位线12则较佳形成于存储器区20的基底16上而其他的主动元件等(图未示)则可形成在周边区。需注意的是，为简化说明，本发明的图2仅绘示出位在存储器区20的元件上视图并省略了位在周边区的元件。

在本实施例中，各主动区18例如是相互平行地朝向一第一方向延伸，例如w方向延伸，而字符线14或多条栅极(即埋入式字符线)22是形成在基底16内并穿越各主动区18及浅沟绝缘结构24。具体来说，各栅极22是沿着不同于第一方向的一第二方向，例如y方向延伸，且第二方向与第一方向相交并小于90度。

另一方面，位线12是相互平行地形成在基底16上沿着一第三方向，例如x方向延伸，并同样横跨各主动区18及浅沟绝缘结构24。其中，第三方向同样是不同于第一方向，并且较佳是与第二方向垂直。也就是说，第一方向、第二方向及第三方向彼此都不同，且第一方向与第二方向及第三方向都不垂直。此外，字符线14两侧的主动区18内较佳设有接触插塞，例如包括位线接触插塞(bitlinecontact,blc，图未示)来分别电连接至各晶体管元件的源极/漏极区域(图未示)以及存储节点(storagenode,sn，图未示)接触插塞来分别电连接一电容与各晶体管元件的另一个源极/漏极区域(图未示)。

以下针对埋入式字符线14的制作进行说明。首先如图3与图4所示，其分别为沿着图2中切线aa’与切线bb’所作的剖视图。首先于基底16内形成第一沟槽26，然后形成浅沟绝缘结构24于第一沟槽26内以及一第二沟槽28于第一沟槽26旁，其中浅沟绝缘结构24包含一上半部30以及一下半部32且上半部30上表面切齐或高于第二沟槽28下表面。

更具体而言，本发明形成如图中所示浅沟绝缘结构24态样的方法可包含：先形成一浅沟绝缘结构(图未示)，然后形成一图案化掩模(图未示)于基底16上暴露出浅沟绝缘结构周遭部分的基底16表面，再以图案化掩模为蚀刻掩模进行蚀刻制作工艺分别在浅沟绝缘结构上与周遭基底16中形成第一沟槽26内以及一第二沟槽28，其中由于浅沟绝缘结构与基底16的蚀刻选择比不同，第一沟槽26会比第二沟槽28深。此时剩余的浅沟绝缘结构材料形成衬垫层34。为了使第一沟槽26与第二沟槽28深度一样，之后会再填入一介电层36，如此即完成了浅沟绝缘结构24的制作，其包含由介电层构成的上半部30以及由衬垫层34构成的下半部32。

在本实施例中，衬垫层34与介电层36较佳包含不同材料，例如本实施例的衬垫层34较佳包含氧化硅而介电层36包含氮化硅。另外蚀刻制作工艺的蚀刻剂较佳选自以氟甲烷(ch3f)以及氧气所构成的群组，且本实施例以此配方去除部分衬垫层34与部分介电层36的时候氧化硅所构成的衬垫层34与氮化硅所构成的介电层36之间的蚀刻选择比较佳控制约20比1。换句话说，本发明较佳在进行前述蚀刻制作工艺时去除大部分的衬垫层34与小部分的介电层36，使剩余的介电层36或浅沟绝缘结构24上半部30上表面切齐或略高于旁边的第二凹槽28底部。

随后如图5所示，其为接续图3中制作工艺的剖面示意图，在基底16、第一沟槽26以及第二沟槽28表面共形地形成一栅极介电层38。栅极介电层38较佳包含以现场蒸气成长(issg)制作工艺形成的氧化硅或可依据制作工艺需求包含以原子层沉积制作工艺(ald)形成的一高介电常数介电层，其中高介电常数介电层可包含介电常数大于4的介电材料，例如选自氧化铪(hafniumoxide，hfo2)、硅酸铪氧化合物(hafniumsiliconoxide,hfsio4)、硅酸铪氮氧化合物(hafniumsiliconoxynitride,hfsion)、氧化铝(aluminumoxide,al2o3)、氧化镧(lanthanumoxide,la2o3)、氧化钽(tantalumoxide,ta2o5)、氧化钇(yttriumoxide,y2o3)、氧化锆(zirconiumoxide,zro2)、钛酸锶(strontiumtitanateoxide,srtio3)、硅酸锆氧化合物(zirconiumsiliconoxide,zrsio4)、锆酸铪(hafniumzirconiumoxide,hfzro4)、锶铋钽氧化物(strontiumbismuthtantalate,srbi2ta2o9,sbt)、锆钛酸铅(leadzirconatetitanate,pbzrxti1-xo3,pzt)、钛酸钡锶(bariumstrontiumtitanate,baxsr1-xtio3,bst)、或其组合所组成的群组。

对于一般的现有技术来说，在形成栅极介电层后通常会先形成一层氮化钛作为阻障层以增加埋入式字符线金属与栅极介电层之间的粘着性并避免钨材质的字符线金属发生火山突起(volcanoeffect)问题。但是为了解决前述字符线会有很高的机率发生列锤击(rowhammering)问题，在本发明实施例中，如图5所示，在形成氮化钛层之前会先在栅极介电层38上形成一层n型功函数金属层39。n型功函数金属层39是共形地形成在栅极介电层38与基底16上，其材料可选自功函数介于3.9电子伏特(ev)～4.3ev之间的金属材料，如钛(ti)、铝化钛(tial)、铝化锆(zral)、铝化钨(wal)、铝化钽(taal)、铝化铪(hfal)或tialc(碳化钛铝)等，但不以此为限。n型功函数金属层39的存在可以调整之后所完成的埋入式字符线的功函数，进而避免了字符线端的寄生电子易漏电造成邻近的非存取列，造成数据崩溃与失效。

在形成n型功函数金属层39后，接下来即是进行氮化钛阻障层的制作。在本发明一实施例中，氮化钛层可直接从n型功函数金属层39转化而得。如图6所示，在n型功函数金属层39的材料使用钛(ti)的情况下，可以对n型功函数金属层39的表面进行一氮自由基处理p1，使得部分的n型功函数金属转变为氮化钛(tin)。氮自由基处理p1可包含通入氮气(n2)与氨气(nh3)并施以高温等离子体处理。以如此方式制作，氮处理后的n型功函数金属层39a中氮化钛对钛的比例会从其靠近栅极介电层38的一侧往其表面逐渐增加。例如厚度为的钛层在经过氮自由基处理后其外侧厚度的部位会含有转化后的氮化钛(tin)成分。

在本发明的另一实施例中，如图7所示，也可以直接在n型功函数金属层39上共形地沉积一氮化钛层41。此做法适用于所有的n型功函数金属材料，不会仅限于使用钛材料。

在形成氮化钛层或部位后，接着如图8与图9所示，在基底上形成一导电层(图未示)，其厚度约为材料可选自铜(cu)、铝(al)、钨(w)、钛铝合金(tial)、钴钨磷化物(cobalttungstenphosphide，cowp)等低电阻材料或其组合。之后进行一回蚀(etchback)制作工艺去除沟槽外的导电层与部份的n型功函数金属层39a，使得导电层、n型功函数金属层39a、以及栅极介电层仅余留在沟槽内并低于基底16上表面，以形成埋入式字符线40结构。之后再埋入式字符线40上会再形成一硬掩模42，使其上表面切齐基底16上表面。硬掩模42的材料可为氮化硅。

之后可依据制作工艺需求进行一离子注入制作工艺，以于埋入式字符线40两侧的基底16内形成掺杂区(图未示)，例如轻掺杂漏极或源极/漏极区域。最后进行接触插塞制作工艺，例如可分别于埋入式字符线40两侧形成位线接触插塞电连接源极/漏极区域与后续所制作的位线，以及形成存储节点接触插塞同时电连接源极/漏极区域与后续所制作的电容。

以上所述仅为本发明的优选实施例，凡依本发明权利要求所做的均等变化与修饰，都应属本发明的涵盖范围。