一种可控硅器件及其制备方法与流程

本发明涉及半导体制造技术领域，尤其涉及一种可控硅器件及其制备方法。

背景技术：

可控硅，是可控硅整流元件的简称，是一种具有三个PN结的四层结构的大功率半导体器件，亦称为晶闸管。具有体积小、结构相对简单、功能强等特点，是比较常用的半导体器件之一。该器件被广泛应用于各种电子设备和电子产品中，多用来做可控整流、逆变、变频、调压、无触点开关等。家用电器中的调光灯、调速风扇、空调机、电视机、电冰箱、洗衣机、照相机、组合音响、声光电路、定时控制器、玩具装置、无线电遥控、摄像机及工业控制等都大量使用了可控硅器件。

现有量产的可控硅器件工艺技术基于深扩散和台面工艺，隔离区面积大、产品一致性差，工艺过程也容易引入沾污(例如铝杂质的双面P型深结扩散以及高压保护环采用台面结构和玻璃钝化工艺)，不适合用更先进的8英寸及以上的芯片工艺线进行生产制造，同时也制约了现有可控硅器件产品的改进和升级，这是本领域技术人员所不期望见到的。

技术实现要素：

针对上述存在的问题，本发明公开了一种可控硅器件，包括：

第一导电类型衬底，设置有正面和与所述正面相对的背面，且所述第一导电类型衬底中设置有第二导电类型隔离区；

第二导电类型外延层，设置于所述第一导电类型衬底的正面，且将所述第二导电类型隔离区的上表面予以覆盖；

第二导电类型阳极层，设置于所述第一导电类型衬底的背面，且将所述第二导电类型隔离区的下表面予以覆盖；

深沟槽结构，贯穿所述第二导电类型外延层设置于所述第一导电类型衬底中；

第一导电类型发射区，嵌入设置于所述第二导电类型外延层的上部；

钝化层，设置于所述第二导电类型外延层之上，且所述钝化层中形成有暴露部分所述第二导电类型外延层上表面的第一接触孔和暴露所述第一导电类型发射区上表面的第二接触孔。

上述的可控硅器件，其中，所述第一导电类型为N型，所述第二导电类型为P型或所述第一导电类型为P型，所述第二导电类型为N型。

上述的可控硅器件，其中，还包括：

门极，形成于所述第一接触孔中；

阴极，形成于所述第二接触孔中，并将部分所述钝化层的上表面予以覆盖；

背面电极，覆盖所述第二导电类型阳极层的下表面。

上述的可控硅器件，其中，所述深沟槽结构包括：

深沟槽，贯穿所述第二导电类型外延层设置于所述第一导电类型衬底中；

隔离层，覆盖在所述深沟槽的底部及其侧壁表面上；

导电层，形成于所述深沟槽中。

上述的可控硅器件，其中，所述第一导电类型衬底和所述第二导电类型阳极层的厚度之和为60-250μm。

上述的可控硅器件，其中，所述第二导电类型外延层的厚度为10-50μm。

本发明公开了一种可控硅器件的制备方法，包括如下步骤：

步骤S1，提供一第一导电类型衬底，且所述第一导电类型衬底具有正面和与所述正面相对的背面；

步骤S2，从所述正面刻蚀所述第一导电类型衬底以形成若干第一深沟槽，并于所述若干第一深沟槽中充满第二导电类型硅层；

步骤S3，形成第二导电类型外延层以将所述第一导电类型衬底和第二导电类型硅层的上表面予以覆盖；

步骤S4，进行离子注入工艺，以于所述第二导电类型外延层的上部形成第一导电类型发射区；

步骤S5，部分刻蚀所述第二导电类型外延层并停止在所述第一导电类型衬底中以形成第二深沟槽，并于所述第二深沟槽中形成导电层；

步骤S6，制备钝化层以将所述第二导电类型外延层和所述导电层的上表面予以覆盖；

步骤S7，并于刻蚀所述钝化层以形成暴露部分所述第二导电类型外延层上表面的第一接触孔和暴露所述第一导电类型发射区上表面的第二接触孔后，于所述第一接触孔和所述第二接触孔中填充金属以形成门极和阴极。

上述的可控硅器件的制备方法，其中，所述第一导电类型为N型，所述第二导电类型为P型或所述第一导电类型为P型，所述第二导电类型为N型。

上述的可控硅器件的制备方法，其中，所述方法还包括：

步骤S8，从背面对所述第一导电类型衬底进行减薄工艺后，继续从背面对所述第一导电类型衬底进行离子注入工艺，以形成第二导电类型掺杂区，且所述第二导电类型掺杂区与所述第二导电类型硅层的下表面相接触；

步骤S9，制备背面电极以将所述第二导电类型阳极层的下表面予以覆盖。

上述的可控硅器件的制备方法，其中，所述步骤S8中，从背面对所述第一导电类型衬底进行减薄工艺以将所述第一导电类型衬底减薄至60-250μm。

上述的可控硅器件的制备方法，其中，所述步骤S8中，在对所述第一导电类型衬底进行离子注入工艺后，还包括通过低温退火或激光激活将注入的离子予以激活的步骤。

上述的可控硅器件的制备方法，其中，所述步骤S4具体包括：

于光刻工艺后，对所述第二导电类型外延层进行离子注入工艺，并经过热扩散后，于所述第二导电类型外延层的上部形成所述第一导电类型发射区。

上述的可控硅器件的制备方法，其中，所述步骤S5包括：

步骤S51，于部分刻蚀所述第二导电类型外延层并停止在所述第一导电类型衬底中以形成所述第二深沟槽；

步骤S52，制备隔离层以将所述第二深沟槽的底部及其侧壁予以覆盖；

步骤S53，于所述第二深沟槽中形成所述导电层。

上述的可控硅器件的制备方法，其中，所述第一导电类型衬底的厚度为350-600μm。

上述的可控硅器件的制备方法，其中，所述第二导电类型外延层的厚度为10-50μm。

上述的可控硅器件的制备方法，其中，所述第一深沟槽的高度为50-60μm。

上述发明具有如下优点或者有益效果：

本发明公开了一种可控硅器件及其制备方法，通过采用深沟槽刻蚀和外延等方法，可以缩小器件面积、提高器件一致性和成品率。且由于采用现代常规工艺模块技术，使得可控硅器件可以和集成电路芯片及其它功率器件(如功率MOSFET、IGBT)实现共线生产，进而提升了现代8英寸及以上的芯片生产线的柔性制造能力。

附图说明

通过阅读参照以下附图对非限制性实施例所作的详细描述，本发明及其特征、外形和优点将会变得更加明显。在全部附图中相同的标记指示相同的部分。并未可以按照比例绘制附图，重点在于示出本发明的主旨。

图1是本发明实施例中可控硅器件的结构示意图；

图2是本发明实施例中制备可控硅器件的方法流程图；

图3～16是本发明实施例中制备可控硅器件的方法流程结构示意图。

具体实施方式

下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。

实施例一

如图1所示，本实施例涉及一种可控硅器件，具体的，该可控硅器件包括：设置有正面和与正面相对的背面的第一导电类型衬底(例如N型衬底)100，且该第一导电类型衬底100中设置有第二导电类型隔离区101(例如P型隔离区)、设置于第一导电类型衬底100的正面，且将第二导电类型隔离区101的上表面予以覆盖的第二导电类型外延层(例如P型外延层)102、设置于第一导电类型衬底100的背面，且将第二导电类型隔离区101的下表面予以覆盖的第二导电类型阳极层(例如P型阳极层)103、贯穿第二导电类型外延层102设置于第一导电类型衬底100中的深沟槽结构105、嵌入设置于第二导电类型外延层102的上部的第一导电类型发射区104(一般为重掺杂区，例如N+发射区)、设置于第二导电类型型外延层102之上的钝化层106，且该钝化层106中形成有暴露部分第二导电类型外延层102上表面的第一接触孔和暴露第一导电类型发射区104上表面的第二接触孔。

在本发明的一个优选的实施例中，上述第一导电类型为N型，第二导电类型为P型或第一导电类型为P型，第二导电类型为N型。

在本发明的一个优选的实施例中，上述可控硅器件还包括：形成于第一接触孔中的门极107、形成于第二接触孔中，并将部分钝化层106的上表面予以覆盖的阴极108以及覆盖第二导电类型阳极层103的下表面的背面电极109，。

在本发明的一个优选的实施例中，上述深沟槽结构105包括：贯穿第二导电类型外延层102设置于第一导电类型衬底100中的深沟槽1051、覆盖在深沟槽1051的底部及其侧壁表面上的隔离层1052以及形成于深沟槽中的导电层1053。

在本发明的一个优选的实施例中，上述导电层1053的材质为多晶硅，上述隔离层1052的材质为氧化层。

在本发明的一个优选的实施例中，上述第一导电类型衬底100和第二导电类型阳极层103的厚度之和为60-250μm(例如60μm、100μm、200μm或者250μm等)。

在本发明的一个优选的实施例中，上述第二导电类型外延层102的厚度为10-50μm(例如10μm、20μm、30μm或50μm等)。

实施例二

如图2所示，本发明还公开了一种可控硅器件的制备方法，具体的，该方法包括如下步骤：

步骤S1，提供一第一导电类型衬底200(例如N型衬底)，且该第一导电类型衬底200具有正面和与该正面相对的背面，如图3所示的结构。

在本发明的一个优选的实施例中，上述第一导电类型衬底200的厚度为350-600μm(例如350μm、400μm、500μm或者600μm等)。

步骤S2，从第一导电类型衬底200的正面刻蚀该第一导电类型衬底200以形成若干第一深沟槽201，如图4所示的结构；并于若干第一深沟槽201中充满第二导电类型硅层202(例如P型硅层)，如图5所示的结构。

在本发明的一个优选的实施例中，上述第一深沟槽201的高度为50-60μm(例如50μm、52μm、55μm或者60μm等)。

步骤S3，形成第二导电类型外延层203(例如P型外延层)以将第一导电类型衬底200和第二导电类型硅层202的上表面均予以覆盖，如图6所示的结构。

在本发明的一个优选的实施例中，上述第二导电类型外延层203的厚度为10-50μm(例如10μm、20μm、25μm或者50μm等)。

步骤S4，向第二导电类型外延层203进行离子注入工艺，以于第二导电类型外延层203的上部形成第一导电类型发射区204(例如N+发射区)，如图7所示的结构。

在本发明的一个优选的实施例中，上述步骤S4具体包括：于光刻工艺后，对第二导电类型外延层203进行离子注入工艺，并经过热扩散后，于第二导电类型外延层203的上部形成第一导电类型发射区204。

步骤S5，部分刻蚀第二导电类型外延层203并停止在第一导电类型衬底200中以形成第二深沟槽205，并于第二深沟槽205中形成导电层207，如图8-10所示的结构。

在本发明的一个优选的实施例中，上述步骤S5具体包括：

步骤S51，于部分刻蚀第二导电类型外延层203并停止在第一导电类型衬底200中以形成第二深沟槽205，如图8所示的结构。

步骤S52，制备隔离层(热氧隔离层)206以将第二深沟槽205的底部及其侧壁予以覆盖，优选的，上述隔离层206为氧化层，如图9所示的结构。

步骤S53，于所述第二深沟槽205中形成所述导电层207，优选的，上述导电层207为多晶硅，如图10所示的结构。

步骤S6，制备钝化层208以将第二导电类型外延层203和导电层207的上表面予以覆盖，如图11所示的结构。

步骤S7，并于刻蚀(光刻工艺刻蚀)钝化层208以形成暴露部分第二导电类型外延层203上表面的第一接触孔209和暴露第一导电类型发射区204上表面的第二接触孔210后，如图12所示的结构；于第一接触孔209和第二接触孔210中填充金属以形成门极211和阴极212，如图13所示的结构。

在本发明的一个优选的实施例中，上述第一导电类型为N型，第二导电类型为P型或上述第一导电类型为P型，第二导电类型为N型。

步骤S8，从背面对第一导电类型衬底200进行减薄工艺后，如图14所示的结构；继续从背面对第一导电类型衬底200进行离子注入工艺，以形成第二导电类型掺杂区213(该第二导电类型掺杂区213即第二导电类型阳极层，例如注入的离子为硼离子，则为P型阳极层)，且第二导电类型掺杂区213与第二导电类型硅层202的下表面相接触，如图15所示的结构。

在本发明的一个优选的实施例中，上述步骤S8具体为：首先从第一导电类型衬底200的背面对第一导电类型衬底200进行减薄工艺以将第一导电类型衬底200减薄至60-250μm(例如60μm、100μm、200μm或者250μm等)，其次，继续从背面对第一导电类型衬底200进行离子注入工艺，再次，通过低温退火或激光激活将注入的离子予以激活，以形成第二导电类型掺杂区213，且第二导电类型掺杂区213与第二导电类型硅层202的下表面相接触。

步骤S9，制备背面电极214以将第二导电类型掺杂区213的下表面予以覆盖，如图16所示的结构。

不难发现，本实施例为与上述可控硅器件的实施例相对应的方法实施例，本实施例可与上述可控硅器件的实施例互相配合实施。上述可控硅器件的实施例中提到的相关技术细节在本实施例中依然有效，为了减少重复，这里不再赘述。相应地，本实施例中提到的相关技术细节也可应用在上述可控硅器件的实施例中。

综上，本发明公开了一种可控硅器件及其制备方法，通过采用深槽刻蚀和外延等现代工艺技术，和传统工艺采用的长时间铝扩散、台面腐蚀、玻璃钝化等技术相比，可以缩小器件面积、提高器件一致性和成品率。新方法采用现代常规工艺模块技术，使得可控硅器件可以和集成电路芯片及其它功率器件(如功率MOSFET、IGBT)实现共线生产，提升了现代8英寸及以上的芯片生产线的柔性制造能力。

本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。

以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案做出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围内。