晶体管的形成方法与流程

本发明的实施例涉及晶体管的形成方法。

背景技术

晶体管通常包括栅极堆叠件、位于栅极堆叠件的侧壁上的栅极间隔件以及位于栅极堆叠件的相对两侧上的源极区和漏极区。栅极间隔件的形成通常包括在栅极堆叠件的顶面和侧壁上形成毯式介电层，并且然后实施各向异性蚀刻以去除毯式介电层的水平部分。毯式介电层的剩余的垂直部分是栅极间隔件。

技术实现要素：

本发明的实施例提供了一种形成晶体管的方法，包括：在第一半导体鳍上形成第一栅极介电层；在所述第一栅极介电层上方形成第一栅电极，其中，所述第一栅电极在所述第一半导体鳍的侧壁和顶面上延伸；在所述第一栅电极的侧壁上选择性地沉积第一栅极间隔件，其中，所述第一栅极介电层的暴露部分不含有与所述第一栅极间隔件相同的材料，所述第一栅极间隔件沉积在所述第一栅极介电层的暴露部分上；使用所述第一栅极间隔件作为蚀刻掩模蚀刻所述第一栅极介电层，以暴露所述第一半导体鳍的部分；以及基于所述第一半导体鳍形成第一外延半导体区。

本申请的另一实施例提供了一种形成晶体管的方法，包括：在半导体鳍上形成栅极介电层；在所述栅极介电层上方形成栅电极；使用酸对所述栅极介电层的暴露表面实施预处理；对所述栅极介电层的暴露表面实施硅烷基化工艺；沉积栅极间隔件以接触所述栅电极的侧壁；使用所述栅极间隔件作为蚀刻掩模蚀刻所述栅极介质层以暴露所述半导体鳍的部分，以及基于所述半导体鳍形成外延半导体区。

本发明的又一实施例提供了一种形成晶体管的方法，包括：在氧化物层上方形成栅极堆叠件，其中，所述栅极堆叠件包括：栅电极；垫层，位于所述栅电极上方；以及氧化物硬掩模，位于所述垫层上方，其中，所述栅极堆叠件覆盖所述氧化物层的第一部分，并且其中，暴露所述氧化物层的第二部分；在所述栅电极和所述垫层的暴露侧壁上选择性地生长栅极间隔件，其中，在生长所述栅极间隔件之后，所述氧化物层的第二部分保持暴露；以及形成邻近所述栅极间隔件的源极/漏极区。

附图说明

当结合附图进行阅读时，从以下详细描述可最佳地理解本发明的各个方面。应该注意，根据工业中的标准实践，各个部件未按比例绘制。实际上，为了清楚的讨论，各种部件的尺寸可以被任意增大或减小。

图1至图19a、图19b和图19c是根据一些实施例的形成鳍式场效应晶体管(finfet)的中间阶段的截面图和立体图。

图20a、图20b和图20c是根据一些实施例的finfet的截面图。

图21示出根据一些实施例的形成finfet的工艺流程。

具体实施方式

以下公开内容提供了许多用于实现本发明的不同特征的不同实施例或实例。下面描述了组件和布置的具体实例以简化本发明。当然，这些仅仅是实例，而不旨在限制本发明。例如，在以下描述中，在第二部件上方或者上形成第一部件可以包括第一部件和第二部件以直接接触的方式形成的实施例，并且也可以包括在第一部件和第二部件之间可以形成额外的部件，从而使得第一部件和第二部件可以不直接接触的实施例。此外，本发明可在各个实例中重复参考标号和/或字符。该重复是为了简单和清楚的目的，并且其本身不指示所讨论的各个实施例和/或配置之间的关系。

而且，为了便于描述，在此可以使用诸如“在...下方”、“在...下面”、“下部”、“在...之上”、“上部”等空间相对术语以描述如图所示的一个元件或部件与另一个(或另一些)元件或部件的关系。除了图中所示的方位外，空间相对术语旨在包括器件在使用或操作中的不同方位。装置可以以其他方式定向(旋转90度或在其他方位上)，并且在此使用的空间相对描述符可以同样地作出相应的解释。

根据各个示例性实施例提供晶体管及其形成方法。根据一些实施例示出形成晶体管的中间阶段。讨论了一些实施例的一些变化。贯穿各个视图和示例性实施例，相同的参考标号用于指定相同的元件。应当理解，尽管使用鳍式场效应晶体管(finfet)的形成作为示例性实施例，但是本发明的概念容易用于形成平面晶体管。

图1至图19a、图19b和图19c示出根据本发明的一些实施例的形成晶体管的中间阶段的截面图和立体图。图1至图19a、图19b和图19c所示的步骤还在图21所示的工艺流程300中示意性地示出。

图1示出用于形成finfet的初始结构的立体图。初始结构包括晶圆10，晶圆10进一步包括衬底20。衬底20可以是半导体衬底，半导体衬底可以是硅衬底、硅锗衬底或由其他半导体材料形成的衬底。衬底20可以掺杂有p型杂质或n型杂质。诸如浅沟槽隔离(sti)区的隔离区22可以形成为从衬底20的顶面延伸到衬底20中。衬底20的位于相邻的sti区22之间的部分称为半导体条24。根据一些示例性实施例，半导体条24的顶面和sti区22的顶面可以彼此大致齐平。根据本发明的一些实施例，半导体条24是原始衬底20的部分，因此半导体条24的材料与衬底20的材料相同。根据本发明的可选实施例，半导体条24是通过以下方法形成的替换条：蚀刻衬底20的位于sti区22之间的部分以形成凹槽，并且实施外延以在凹槽中再生长另一半导体材料。因此，半导体条24由与衬底20的材料不同的半导体材料形成。根据一些示例性实施例，半导体条24由硅锗、硅碳或iii-v化合物半导体材料形成。

sti区22可以包括衬垫氧化物(未示出)，该衬垫氧化物可以是通过衬底20的表面层的热氧化形成的热氧化物。衬垫氧化物还可以是使用例如原子层沉积(ald)、高密度等离子体化学汽相沉积(hdpcvd)或化学汽相沉积(cvd)形成的沉积的氧化硅层。sti区22还包括位于衬垫氧化物上方的介电材料，其中可以使用可流动化学汽相沉积(fcvd)、旋涂等形成介电材料。

参考图2，凹进sti区22，从而使得半导体条24的顶部比sti区22的顶面突出得更高以形成突出鳍24’。相应步骤在图21所示的工艺流程中示出为步骤302。可以使用干蚀刻工艺实施蚀刻，其中hf3和nh3用作蚀刻气体。在蚀刻工艺期间，可以生成等离子体。还可以包括氩气。根据本发明的可选实施例，使用湿蚀刻工艺实施凹进sti区22。例如，蚀刻化学品可以包括hf。

参考图3，在突出鳍24’的顶面和侧壁上形成介电层32。介电层32可以是由例如氧化硅形成的氧化物层。形成工艺可以包括用于氧化突出鳍24′的表面层的热氧化工艺。根据可选实施例，通过例如使用等离子体增强化学汽相沉积(pecvd)的沉积形成介电层32。在介电层32的顶部上形成栅电极34。根据一些实施例，栅电极34由多晶硅形成。栅电极34可以是最终finfet的实际栅电极，或者可以是在后续步骤中将被替换栅电极替换的伪栅电极。每个伪栅极堆叠件30还可以包括位于相应的栅电极34上方的垫层35和硬掩模层36。垫层35可以由诸如sicn的无氧化物的介电材料形成。硬掩模层36可以由诸如氧化硅的氧化物形成。每个栅电极34、垫层35、硬掩模层36和介电层32的相应下部统称为栅极堆叠件30。相应形成步骤在图21所示的工艺流程中示出为步骤304。栅极堆叠件30可以横跨在单个或多个突出鳍24’和/或sti区22上方。栅极堆叠件30还具有与突出鳍24’的纵向方向垂直的纵向方向。

图3所示的结构用作初始结构以继续形成finfet，如图4a、图4b和图4c至图19a、图19b和图19c所示，示出形成finfet的中间阶段的截面图。在器件区100中形成第一finfet，并且在器件区200中形成第二finfet，其中第一finfet和第二finfet两者可以从与图3所示的结构实质相同的结构开始形成。器件区100和200中的每个选自核心pmos区、核心nmos区、输入/输出(io)pmos区、ionmos区、存储器pmos区和存储器nmos区的任何组合中的任何一个。根据一些示例性实施例，器件区100是核心nmos区，而器件区200是核心pmos区，反之亦然。根据可选实施例，器件区100是ionmos区，而器件区200是iopmos区，反之亦然。

此外，图4a、图4b和图4c至图19a、图19b和图19c中的每个图号可以包括字母“a”、“b”或“c”，其中字母“a”表示相应的图示出器件区100中的栅极堆叠件30和器件区200中的栅极堆叠件30的截面图。还从图3中的垂直平面交叉线a-a得到栅极堆叠件30的截面图。

参考图4a，示出栅极堆叠件30的截面图。为了将器件区100中的部件与器件区200中的部件区分开，可以通过将数字100添加到图3中的相应参考标号来表示器件区100中的部件，并且通过将数字200添加到图3中的相应参考标号来表示器件区200中的部件。因此，在器件区100中，栅极堆叠件130包括位于突出鳍124’的侧壁和顶面上的介电层132、位于介电层132上方的栅电极134、垫层135和硬掩模层136。在器件区200中，栅极堆叠件230包括位于突出鳍224’的侧壁和顶面上的介电层232、位于介电层232上方的栅电极234、垫层235和硬掩模层236。

图4b示出位于sti区22上方的突出鳍124’，以及图4c示出位于sti区22上方的突出鳍224’。图号“4b”中的字母“b”表示相应的图从器件区100获得，并且从与图4a中的包含线b/c-b/c的垂直平面相同的平面获得，以及图号“4c”中的字母“c”表示相应的图从器件区200获得，并且从与图4a中的包含线b/c-b/c的垂直平面相同的平面获得。因此，在本发明的所有附图中，当图号包括字母“b”时，该图示出器件区100中的突出鳍124’的截面图。当图号包括字母“c”时，该图示出器件区200中的突出鳍224’的截面图。此外，还可以从图3中的包含线b/c-b/c的类似的垂直平面获得包括字母“b”或“c”的图中的截面图。

参考图5a、图5b和图5c，形成硬掩模层38和40。硬掩模层38和40形成为共形层，并且硬掩模层38和40的材料彼此不同。根据本发明的一些实施例，硬掩模层38由诸如氮化硅的氮化物形成，并且硬掩模层40由诸如氧化硅的氧化物形成。形成方法可以包括ald、cvd等。进一步参考图5a和图5b，形成并图案化光刻胶42，从而使得器件区100被光刻胶42覆盖，并且器件区200不被覆盖，如图5c所示。

然后将硬掩模层40的位于器件区200中的部分从器件区200去除，使硬掩模层38的位于器件区200中的部分暴露。在图6b和图6c中示出所得到的结构。如图6a和6b所示，光刻胶42保护硬掩模层40的位于器件区100中的部分。根据本发明的一些实施例，使用湿蚀刻或干蚀刻来实施从器件区200去除硬掩模层40。例如，可以在湿蚀刻中使用h3po4溶液，并且可以在干蚀刻中使用诸如cf4/o2/n2、nf3/o2、sf6或sf6/o2的含氟气体。

在从器件区200去除硬掩模层40之后，去除光刻胶42，并且在图7a、图7b和图7c中示出所得到的结构。接下来，去除硬掩模层38的位于器件区200中的暴露部分，并且器件区100中剩余的硬掩模层40保护下面的硬掩模层38不被蚀刻。根据本发明的一些实施例，使用h3po4或包含碳和氟的诸如cf4的工艺气体蚀刻硬掩模层38。图8a、图8b和图8c示出所得到的结构，其中栅极堆叠件230再次显露，并且还暴露介电层232。另一方面，在器件区100中，硬掩模层40覆盖下面的结构。

图9a示出根据一些实施例形成自对准栅极间隔件244。首先，例如使用可以是稀释的氟化氢(hf)溶液的酸实施预处理。还可以使用nh3(氨)和hf3的混合气体实施预处理。相应步骤在图21所示的工艺流程中示出为步骤306。接下来，在处理步骤中进一步处理晶圆10，并终止在介电层232和硬掩模层40和236的表面上产生的(在预处理期间)悬空键，以产生抑制剂膜146和246。相应步骤在图21所示的工艺流程中示出为步骤308。例如，可以实施处理以与介电层232、硬掩模层236和硬掩模层40中的氧原子产生一些疏水键。连接至氧原子的键可以包括c-h键，其可以包括ch3官能团。例如，根据一些实施例，连接的键/材料可以包括si(ch3)3。工艺气体可以包括例如双(三甲基硅烷基)胺、六甲基二硅氮烷(hmds)、四甲基二硅氮烷(tmds)、三甲基氯硅烷(tmcs)、二甲基二氯硅烷(dmdcs)、甲基三氯硅烷(mtcs)等。用于连接键的相应工艺可以包括硅烷基化工艺。所得到的抑制剂膜246可以非常薄，并且可以仅包括一些终止键，并且因此示出为虚线。由于介电层232的材料与栅电极234的材料不同，所以抑制剂膜246不位于栅电极234和垫层235的暴露表面上。因此，介电层232的表面的特性改变为与栅电极234、垫层235和硬掩模层40的特性不同。

接下来，在栅电极234和垫层235的侧壁上选择性地沉积自对准栅极间隔件244。相应步骤在图21所示的工艺流程中示出为步骤310。栅极间隔件244可以水平地生长。因为栅极间隔件244与栅电极234的位置自对准，因此，将栅极间隔件244称为自对准栅极间隔件。根据一些实施例，栅极间隔件244由诸如氮化硅的介电材料形成。工艺气体可以包括诸如sibr4的含硅前体。沉积温度可以介于约450℃和约700℃之间的范围内。根据本发明的一些实施例，栅极间隔件244的厚度t1大于约5nm，并且可以介于约5nm和约20nm之间的范围内。

如图9b和图9c所示，因为层40和232分别覆盖突出鳍124’和224’，因此，当在栅电极234的侧壁上选择性地沉积栅极间隔件244时，不在突出鳍124’和224’上沉积栅极间隔件244。这与传统的栅极间隔件形成工艺相比是有优势的。在传统的栅极间隔件形成工艺中，在栅极堆叠件和突出鳍两者上沉积毯式介电层，接下来通过蚀刻步骤以去除毯式介电层的水平部分。毯式介电层的剩余的垂直部分是栅极间隔件和鳍间隔件。然而，当突出鳍彼此靠近时，难以从紧密定位的突出鳍之间的间隔中去除毯式介电层。根据本发明的实施例，在栅电极234的侧壁上选择性地形成栅极间隔件244，而不在突出鳍124’和224’之间形成，因此排除了从相邻的突出鳍之间的间隔中去除毯式介电层的困难。

在形成栅极间隔件244之后，实施后处理以改进栅极间隔件244的质量。相应步骤在图21所示的工艺流程中示出为步骤312。根据一些示例性实施例，通过介于约800℃和约1200℃之间的温度处的快速热退火(rta)实施后处理。根据可选实施例，通过利用包括例如n2、h2、ar、he等的工艺气体的等离子体处理实施后处理。后处理去除栅极间隔件244的悬空键，并且使栅极间隔件244具有较少的孔，并且更能抵抗后续的清洁工艺。

后处理可能导致去除抑制剂膜146和246。如果后处理不去除抑制剂膜246，在形成栅极间隔件244之后，并且在后处理之前或之后，实施额外的工艺以去除抑制剂膜146和246。相应步骤还在图21所示的工艺流程中示出为步骤312。根据一些实施例，根据抑制剂膜的类型，在蚀刻气体或蚀刻溶液(例如hf)中去除抑制剂膜146和246。根据可选实施例，使用可能具有轻微轰击效果的等离子体去除抑制剂膜246。

图10a、图10b和图10c示出根据一些实施例削薄栅极间隔件244。相应步骤在图21所示的工艺流程中示出为步骤314。根据可选实施例，不削薄栅极间隔件244。在整个说明书中，工艺流程300(图21)中的一些步骤示出为虚线以表示可以实施或者可以跳过相应步骤。例如，可以通过干蚀刻来实施削薄。在削薄之后，栅极间隔件244的厚度减小至t2，其比削薄之前的厚度t1的约80％更小。

接下来，去除硬掩模层40和介电层232的暴露部分，并且在图11a、图11b和图11c中示出所得到的结构。根据一些实施例，硬掩模层40和介电层232由相同或类似的材料形成，并且因此在相同的蚀刻工艺中去除。根据可选实施例，硬掩模层40和介电层232由不同的材料形成，并且在不同的蚀刻工艺中去除。如图11a和图11c所示，因此暴露突出鳍224’。

图12a和图12c示出根据一些实施例形成外延半导体区250。相应步骤在图21所示的工艺流程中示出为步骤316。外延区250和突出鳍242’的组合形成源极/漏极区252。根据一些示例性实施例，外延区250包括硅锗或硅。根据所得到的finfet是p型finfet还是n型finfet，随着外延的进行可以原位掺杂p型杂质或n型杂质。例如，当所得到的finfet是p型finfet时，可以生长硅锗硼(sigeb)。相反地，当所得到的finfet是n型finfet时，可以生长硅磷(sip)或硅碳磷(sicp)。根据本发明的可选实施例，外延区250由诸如gaas、inp、gan、ingaas、inalas、gasb、alsb、alas、alp、gap、它们的组合或它们的多层的iii-v族化合物半导体形成。在生长外延区250之后，可以实施注入步骤以增加源极/漏极区252中的掺杂浓度。如图12b所示，在外延期间，不在器件区100中形成外延区。

根据可选实施例，代替在突出鳍224’上外延生长半导体区，实施与图15a/图15b和图16a/图16b中所示的类似的工艺步骤以形成源极和漏极区252。

根据一些实施例，去除栅极间隔件244，并用新的栅极间隔件代替。相应步骤在图21所示的工艺流程中示出为步骤318。根据可选实施例，栅极间隔件244保留在最终的产品中。当要去除栅极间隔件244时，实施蚀刻工艺以蚀刻间隔件244，并且暴露下面的栅极介电层232。在图13a、图13b和图13c中示出所得到的结构。

接下来，硬掩模54形成为覆盖器件区100和200两者的毯式层。根据一些实施例，硬掩模54由氮化硅形成。然后施加和图案化光刻胶56，从而使得器件区200(图14a和14c)被光刻胶56覆盖，以及器件区100不被光刻胶56覆盖。接下来，如图14a所示，对硬掩模54实施各向异性蚀刻，以在栅极堆叠件130的侧壁上形成栅极间隔件156。如图14b所示，剩余的硬掩模54还在突出鳍124’的侧壁上形成鳍间隔件155。应当理解，如图14b所示，由于鳍124’彼此紧密定位，所以相邻鳍124’之间的间隔难以去除，并且可能保留硬掩模54的一些水平部分。

然后使用栅极间隔件156和鳍间隔件155作为蚀刻掩模蚀刻突起鳍124’，以形成如图15a和图15b所示的凹槽157。如图15c所示，光刻胶56覆盖硬掩模54的位于器件区200中的部分。然后去除光刻胶56。在后续步骤中，实施外延以生长外延区152，外延区152还是器件区100中的finfet的源极/漏极区。在图16a、图16b和图16c中示出所得到的结构。外延区152的材料与相应的finfet是p型finfet还是n型finfet有关，并且可以包括sigeb、sip、sicp等。

接下来，例如在各向同性蚀刻工艺中去除硬掩模54、栅极间隔件156和鳍间隔件155，产生图17a、图17b和图17c中示出的结构，其中暴露外延区152和250。参考图18a、图18b和图18c，分别在栅电极134和234的侧壁上形成栅极间隔件158和258。相应步骤在图21所示的工艺流程中示出为步骤320。栅极间隔件158和258可以由介电材料形成，该介电材料选自与用于形成栅极间隔件244的候选材料相同的组，以及例如可以由氮化硅形成。栅极间隔件158和258可以(或可以不)具有大于栅极间隔件244的厚度t2(图10a)的厚度。因此，栅极间隔件258可以与外延区250的边缘部分重叠。在形成栅极间隔件158和258的同时，还可以通过相同的沉积和蚀刻工艺形成鳍间隔件160和260。

然后沉积接触蚀刻停止层(cesl)162和262以分别覆盖源极/漏极区152和252。相应步骤在图21所示的工艺流程中示出为步骤322。cesl162和262可以由氧化硅、氮化硅等形成。接下来，形成层间电介质(ild)64以覆盖晶圆10，然后通过诸如cmp或机械研磨实施平坦化。相应步骤还在图21所示的工艺流程中示出为步骤322。硬掩模层136和236可以在平坦化中用作cmp停止层。

参考图19a、图19b和图19c，后续的工艺步骤可以包括例如去除硬掩模层136和236以及垫层135和235的一些部分以形成凹槽，从而使得通过凹槽暴露栅电极134和234。然后将金属材料填充到所得到的凹槽中以形成栅极接触插塞166和266。

此外，蚀刻ild64和cesl162和262以形成源极/漏极接触开口，并且分别在暴露的源极/漏极区152和252上形成硅化物区168和268。然后形成源极/漏极接触插塞170和270，以分别电连接至源极/漏极硅化物区168和268。相应步骤在图21所示的工艺流程中示出为步骤324。因此形成finfet172和272(在图19a中标记)。还应当理解，栅电极134和234可以用作最终finfet的栅电极，或者可以用金属栅电极来替换。根据将要替换栅电极134和234的一些实施例，在形成cesl162和262以及ild64之后，蚀刻包括层136/236、135/235、134/234、以及132/232的一些部分的栅极堆叠件以在ild64中形成凹槽，其中，凹槽位于栅极间隔件158和258之间。然后利用替换的栅极堆叠件来填充凹槽。

图20a、图20b和图20c示出根据可选实施例的finfet172和272。这些实施例类似于图1至19a/19b/19c中的实施例，不同之处在于在形成如图12a和图12c所示的外延区250之后，不去除栅极间隔件244。因此，根据这些实施例的工艺步骤包括图1至图12a/图12b/图12c所示的步骤和图13a/图13b/图13c至图19a/图19b/图19c所示的步骤，其中不形成如图19a所示的栅极间隔件258，而将保持栅极间隔件244。

本发明的实施例具有一些优势特征。通过在栅电极的侧壁上选择性地沉积栅极间隔件，不需要形成共形介电层并且各向异性地蚀刻共形介电层以形成栅极间隔件。因此，在形成栅极间隔件时，不形成鳍间隔件。因此避免了传统工艺中减少或去除鳍间隔件的困难。

根据本发明的一些实施例，一种方法包括在半导体鳍上形成栅极介电层，以及在栅极介电层上方形成栅电极。栅电极在半导体鳍的侧壁和顶面上延伸。在栅电极的侧壁上选择性地沉积栅极间隔件。栅极介电层的暴露部分不含有与用于形成沉积在其上的栅极间隔件相同的材料。该方法还包括使用栅极间隔件作为蚀刻掩模来蚀刻栅极介电层，以暴露半导体鳍的部分，并且基于半导体鳍形成外延半导体区。

在上述方法中，还包括在选择性地沉积所述第一栅极间隔件之前，在所述第一栅极介电层上形成抑制剂膜，其中，所述抑制剂膜是疏水性的。

在上述方法中，还包括在选择性地沉积所述第一栅极间隔件之前，在所述第一栅极介电层上形成抑制剂膜，其中，所述抑制剂膜是疏水性的；在沉积所述第一栅极间隔件之后，去除所述抑制剂膜。

在上述方法中，还包括：在选择性地沉积所述第一栅极间隔件之前，使用酸预处理所述第一栅极介电层；以及实施硅烷基化工艺以将键连接至所述第一栅极介电层。

在上述方法中，还包括：在选择性地沉积所述第一栅极间隔件之前，使用酸预处理所述第一栅极介电层；以及实施硅烷基化工艺以将键连接至所述第一栅极介电层，其中，连接的所述键包含ch3官能团。

在上述方法中，还包括：在形成所述第一外延半导体区之后，去除所述第一栅极间隔件。

在上述方法中，还包括：形成层间电介质以覆盖所述第一栅极间隔件和所述第一外延半导体区。

在上述方法中，还包括：在第二半导体鳍上形成第二栅极介电层；在所述第二栅极介电层上方形成第二栅电极，其中，所述第二栅电极在所述第二半导体鳍的侧壁和顶面上延伸；在所述第二栅电极上沉积毯式掩模层；各向异性地蚀刻所述毯式掩模层以形成第二栅极间隔件；使用所述第二栅极间隔件作为蚀刻掩模蚀刻所述第二栅极介电层和所述第二半导体鳍以形成凹槽；以及在所述凹槽中形成第二外延半导体区。

在上述方法中，还包括在所述第一栅电极上方形成硬掩模层，其中，当选择性地沉积所述第一栅极间隔件时，不从所述硬掩模层生长栅极间隔件。

在上述方法中，还包括在所述第一栅电极上方形成垫氧化物层，其中，当沉积所述第一栅极间隔件时，从所述垫氧化物层进一步生长所述第一栅极间隔件。

根据本发明的一些实施例，一种方法包括在半导体鳍上形成栅极介电层，在栅极介电层上方形成栅电极，使用酸对栅极介电层的暴露表面实施预处理，对栅极介电层的暴露表面实施硅烷基化工艺，沉积栅极间隔件以接触栅电极的侧壁，使用栅极间隔件作为蚀刻掩模蚀刻栅极介电层以暴露半导体鳍的部分，并且基于半导体鳍形成外延半导体区。

在上述方法中，其中，当沉积所述栅极间隔件时，不在所述栅极介电层的暴露表面上沉积所述栅极间隔件。

在上述方法中，其中，当实施所述预处理时，所述栅极介电层覆盖所述半导体鳍的不与所述栅电极重叠的部分。

在上述方法中，其中，形成所述栅极介电层包括形成氧化物层。

在上述方法中，其中，沉积所述栅极间隔件包括选择性地生长氮化硅层。

根据本发明的一些实施例，一种方法包括在氧化物层上方形成栅极堆叠件。栅极堆叠件包括栅电极、位于栅电极上方的垫层和位于垫层上方的氧化物硬掩模层。栅极堆叠件覆盖氧化物层的第一部分，并且暴露氧化物层的第二部分。在栅电极和垫层的暴露侧壁上选择性地生长栅极间隔件。在生长栅极间隔件之后，氧化物层的第二部分保持暴露。源极/漏极区形成为邻近栅极间隔件。

在上述方法中，其中，在所述垫层中不含氧化物。

在上述方法中，其中，当生长所述栅极间隔件时，所述氧化物硬掩模的暴露侧壁保持暴露。

在上述方法中，其中，所述栅极间隔件包括氮化硅。

在上述方法中，还包括：形成所述源极/漏极区之前，去除所述氧化物层的第二部分。

上面概述了若干实施例的特征，使得本领域技术人员可以更好地理解本发明的各方面。本领域技术人员应该理解，他们可以容易地使用本发明作为基础来设计或修改用于实施与在此所介绍实施例相同的目的和/或实现相同优势的其他工艺和结构。本领域技术人员也应该意识到，这种等同构造并不背离本发明的精神和范围，并且在不背离本发明的精神和范围的情况下，在此他们可以做出多种变化、替换以及改变。