晶体管及其形成方法
【技术领域】
[0001]本发明涉及半导体制造技术领域，尤其涉及一种晶体管及其形成方法。
【背景技术】
[0002]随着集成电路制造技术的快速发展，促使集成电路中的半导体器件，尤其是MOS (Metal Oxide Semiconductor，金属-氧化物-半导体)器件的尺寸不断地缩小，以此满足集成电路发展的微型化和集成化的要求，而晶体管器件是MOS器件中的重要组成部分之一O
[0003]对于晶体管器件来说，随着晶体管的尺寸持续缩小，现有技术以氧化硅或氮氧化硅材料形成的栅介质层时，已无法满足晶体管对于性能的要求。尤其是以氧化硅或氮氧化硅作为栅介质层所形成的晶体管容易产漏电流以及杂质扩散等一系列问题，从而影响晶体管的阈值电压，造成晶体管的可靠性和稳定性下降。
[0004]为解决以上问题，一种以高K栅介质层和金属栅构成的晶体管被提出，即高K金属栅(HKMG，High K Metal Gate)晶体管。所述高K金属栅晶体管采用高K(介电常数)材料代替常用的氧化硅或氮氧化硅作为栅介质材料，以金属材料或金属化合物材料替代传统的多晶硅栅极材料，形成金属栅。所述高K金属栅晶体管能够在缩小尺寸的情况下，能够减小漏电流，降低工作电压和功耗，以此提高晶体管的性能。
[0005]然而，随着半导体工艺节点的不断缩小，所形成的高K金属栅晶体管的尺寸不断缩小、器件密度不断提高，导致制造高K金属栅晶体管的工艺难以控制，所形成的高K金属栅晶体管性能不稳定。
【发明内容】
[0006]本发明解决的问题是提供一种晶体管及其形成方法，所形成的晶体管的性能提尚O
[0007]为解决上述问题，本发明提供一种晶体管的形成方法，包括:提供衬底，所述衬底表面具有伪栅极结构和第一介质层，所述伪栅极结构包括伪栅极层，所述第一介质层覆盖所述伪栅极结构的侧壁，且所述第一介质层的表面与伪栅极结构的表面齐平；减薄所述第一介质层的厚度，使所述第一介质层的表面低于伪栅极结构的表面，并暴露出伪栅极结构顶部的部分侧壁表面；在减薄所述第一介质层的厚度之后，在所述伪栅极结构暴露出的侧壁表面形成应力层；在形成所述应力层之后，在第一介质层表面形成第二介质层，所述第二介质层的表面与所述伪栅极结构的顶部表面齐平；在形成所述第二介质层之后，去除所述伪栅极层，在第一介质层和第二介质层内形成开口；在所述开口内形成栅极层。
[0008]可选的，所述应力层的材料为氮化硅；所述应力层的厚度为20埃?200埃。
[0009]可选的，所述应力层的形成工艺包括:在所述第一介质层表面、伪栅极结构暴露出的侧壁和顶部表面形成应力膜；回刻蚀所述应力膜直至暴露出第一介质层表面以及伪栅极结构的顶部表面为止，形成所述应力层。
[0010]可选的，所述应力膜的形成工艺为化学气相沉积工艺；所述回刻蚀工艺为干法刻蚀工艺。
[0011]可选的，所述伪栅极结构还包括位于所述伪栅极层侧壁表面的侧墙。
[0012]可选的，还包括:在减薄所述第一介质层的厚度之后，形成所述应力层之前，去除高于第一介质层表面的侧墙，并暴露出高于第一介质层表面的伪栅极层侧壁表面；在所述伪栅极层暴露出的侧壁表面形成所述应力层。
[0013]可选的，所述侧墙的材料为氮化硅、氮氧化硅、碳氮氧化硅、硼氮氧化硅；所述侧墙的形成工艺包括原子层沉积工艺或化学气相沉积工艺；所述侧墙的厚度为10埃?200埃。
[0014]可选的，所述伪栅极结构还包括位于衬底表面的伪栅介质层，所述伪栅极层位于所述伪栅介质层表面。
[0015]可选的，所述伪栅介质层的材料为氧化娃；所述伪栅介质层的厚度为5埃?10埃；所述伪栅介质层的形成工艺包括热氧化工艺、原位蒸汽生成工艺或化学气相沉积及工艺。
[0016]可选的，所述伪栅极结构还包括:位于所述伪栅介质层表面的栅介质层，所述伪栅极层位于所述栅介质层表面；在去除所述伪栅极层之后，暴露出所述栅介质层表面。
[0017]可选的，还包括:在形成所述栅极层之前，在所述开口的侧壁和底部表面形成栅介质层，所述栅极层位于所述栅介质层表面。
[0018]可选的，所述栅介质层的材料为高K介质材料，所述高K介质材料包括LaO、A10、BaZrO、HfZrO、HfZrON、HfLaO、HfS1、HfS1N、LaS1、AlS1、HfTaO、HfT1、(Ba, Sr) T13^A1203、Si3N4;所述栅介质层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺；所述栅介质层的厚度为10埃?50埃。
[0019]可选的，在去除所述伪栅极层之后，所形成的开口底部暴露出所述衬底表面；在形成所述栅介质层之前，在所述开口底部的衬底表面形成绝缘层。
[0020]可选的，所述绝缘层的材料为氧化硅或氮氧化硅；所述绝缘层的形成工艺包括热氧化工艺、氮化氧化工艺、化学氧化工艺、化学气相沉积工艺、物理气相沉积工艺、原子层沉积工艺或湿法氧化工艺；所述绝缘层的厚度为5埃?10埃。
[0021]可选的，所述第一介质层的形成的工艺包括:在衬底和伪栅极结构表面形成第一介质膜；平坦化所述第一介质膜直至暴露出所述伪栅极结构的顶部表面为止；所述第二介质层的形成的工艺包括:在第一介质层、应力层和伪栅极结构表面形成第二介质膜；平坦化所述第二介质膜直至暴露出所述伪栅极结构的顶部表面为止。
[0022]可选的，还包括:在形成所述介质膜之前，在所述衬底和伪栅极结构表面形成停止层，所述介质膜形成于所述停止层表面；在平坦化所述介质膜之后，去除所述伪栅极结构顶部表面的停止层，并暴露出所述伪栅极结构的顶部表面。
[0023]可选的，所述停止层的材料为氮化硅、氮氧化硅、碳氮氧化硅、硼氮氧化硅；所述停止层的形成工艺为化学气相沉积工艺或原子层沉积工艺；所述停止层的厚度为10埃?200埃。
[0024]可选的，所述栅极层的材料为金属，所述金属为铝或钨；所述栅极层的形成工艺包括化学气相沉积工艺、物理气相沉积工艺或原子层沉积工艺。
[0025]可选的，所述衬底为平面基底；或者，所述衬底包括:基底、位于基底表面的鳍部、以及位于基底表面的隔离层，所述隔离层覆盖部分鳍部的侧壁，且所述隔离层的表面低于所述鳍部的顶部表面；所述伪栅极结构横跨于所述鳍部上，且所述伪栅极结构位于部分隔离层表面、以及鳍部的侧壁和顶部表面。
[0026]相应的，本发明提供还一种采用上述任一项方法所形成的晶体管，包括:衬底；位于所述衬底表面的栅极结构，所述栅极结构包括栅极层；位于所述衬底表面的第一介质层，所述第一介质层覆盖所述栅极结构的部分侧壁，所述第一介质层的表面低于栅极结构的表面，并暴露出栅极结构顶部的部分侧壁表面；位于所述栅极结构暴露出的侧壁表面的应力层。
[0027]与现有技术相比，本发明的技术方案具有以下优点:
[0028]本发明的形成方法中，在衬底表面形成伪栅极结构和第一介质层之后，减薄所述第一介质层的厚度，使所述第一介质层的表面低于伪栅极结构的表面，并暴露出伪栅极结构顶部的部分侧壁表面；在所述伪栅极结构暴露出的侧壁表面形成应力层，由于所述应力层具有拉应力，则在后续去除所述伪栅极层之后，能够使所述应力层和原本伪栅极结构之间应力平衡被破坏，能够扩大所形成的开口顶部尺寸，所述开口顶部的尺寸大于底部尺寸。由于所述开口用于形成所述栅极层，而所述开口顶部尺寸大于底部尺寸，使得在所述开口内形成栅极层的难度降低，形成所述栅极层的材料易于进入所述开口底部，而且所述栅极层的材料难以在靠近所述开口顶部的侧壁表面堆积，从而能够保证所述栅极层的材料能够填充满所述开口，且所形成的栅极层内部均匀致密，能够避免所形成的栅极层内部产生空洞。因此，所形成的晶体管的性能稳定、可靠性提高。
[0029]进一步，所述伪栅极结构还包括位于所述伪栅极层侧壁表面的侧墙；在减薄所述第一介质层的厚度之后，形成所述应力层之前，去除高于第一介质层表面的侧墙，并在所述伪栅极层暴露出的侧壁表面形成所述应力层。由于所述应力层直接形成于所述栅极层侧壁表面，所述应力层和栅极层之间不具有侧墙进行隔离，从而能够在去除所述栅极层之后，使所述应力层的应力完全得到释放，而不会使所述应力层的应力因保留的侧墙而被削弱，能够使所形成的开口顶部尺寸进一步扩大，则更有利于保证所形成的栅极层内部致密均匀，所形成的栅极层内部不易产生空洞。
[0030]本发明的结构中，所述第一介质层的表面低于栅极结构的表面，并暴露出栅极结构顶部的部分侧壁表面，所述应力层位于所述栅极结构暴露出的侧壁表面。由于所述应力层使第一介质层内的开口顶部尺寸扩大，使得所述开口顶部的尺寸大于底部尺寸。由于所述栅极层位于所述开口内，因此，所述栅极层的材料能够填充满所述开口，使得所述栅极层内部均匀致密，所述栅极层内部不易产生空洞。因此，所述晶体管的性能稳定、可靠性提高。
【附图说明】
[0031]图1至图4是本发明一实施例的高K金属栅晶体管的形成过程的剖面结构示意图；
[0032]图5至图11是本发明实施例的一种晶体管的形成方法的剖面结构示意图；
[0033]图12至图13是本发明实施例的另一种晶体管的形成方法的剖面结构示意图。
【具体实施方式】
[0034]如【背景技术】所述，随着半导体工艺节点的不断缩小，形成高K金属栅晶体管的工艺难度提高，所形成的高K金属栅晶体管性能不佳。
[0035]所述高K金属栅晶体管的形成工艺为后栅(Gate Last)工艺，图1至图4是本