一种半导体器件的制造方法与流程

本发明涉及半导体技术领域，具体而言涉及一种半导体器件的制造方法。

背景技术：

随着半导体器件集成度的持续增加以及与这些器件相关的临界尺寸的持续减小，特别是进行到28nm及其以下技术节点，半导体器件由于极短沟道而凸显了各种不利的物理效应，特别是短沟道效应(shortchanneleffect，sce)，使得器件性能和可靠性退化，限制了特征尺寸的进一步缩小。通过引入应力源，可以获得更高的沟道迁移性和工作电流，改善器件的短沟道效应，从而提高器件的性能。例如，在pmos(p-metal-oxide-semiconductor，p型金属氧化物半导体)中，由于ge的半径大于si的半径，因此源漏区的sige可以对沟道产生压应力，并且提高了pmos的空穴迁移率；另一方面，在nmos(n-metal-oxide-semiconductor，n型金属氧化物半导体)中，由于c的半径小于si的半径，因此源漏区的sic可以对沟道产生拉应力并增强nmos的电子迁移率。其中，形成的sige或sic的薄膜质量对控制源漏区的应力源很重要。

目前，主要通过引入诸如掺杂硼的嵌入式sige和掺杂磷的嵌入式sic的应力源，以获得更高的沟道迁移率。然而，在掺杂硼的嵌入式sige工艺和掺杂磷的嵌入式sic工艺中，需要非常干净的界面，以确保其高质量的外延生长。目前主要通过在外延生长中实施的siconi预清洗工艺来满足这一要求。然而，按照目前的源漏区的sige生长工艺，由于[111]晶面的生长速度比其它晶面的生长速度慢，因而在有源区(activearea)与浅沟槽隔离结构(sti)交界的区域生长出的帽层(caplayer)的厚度会比较薄，在后续的刻蚀形成接触孔的过程中，很容易造成穿通问题。

本发明的目的在于提供一种半导体器件的制造方法，以解决上述技术问题。

技术实现要素：

在发明内容部分中引入了一系列简化形式的概念，这将在具体实施方式部分中进一步详细说明。本发明的发明内容部分并不意味着要试图限定出所要求保护的技术方案的关键特征和必要技术特征，更不意味着试图确定所要求保护的技术方案的保护范围。

本发明提供一种半导体器件的制造方法，所述方法包括：提供半导体衬底，所述半导体衬底上形成有栅极堆叠结构，在所述栅极结构两侧的半导体衬底中形成凹槽；在所述凹槽中形成主体层，以完全填充所述凹槽；对所述主体层执行回流步骤，使所述主体层表面的原子发生迁移。

进一步，所述回流步骤的工作气体包括氢气。

进一步，所述回流步骤的工艺条件为：压力0.1-600torr，温度400-850℃，处理时间10s-30min。

进一步，在所述回流步骤之后，所述方法还包括在所述主体层表面形成帽层的步骤。

进一步，在所述形成凹槽的步骤后，在所述形成主体层的步骤之前，所述方法还包括在所述凹槽中形成籽晶层的步骤。

进一步，在所述形成凹槽的步骤后，在所述形成籽晶层的步骤之前，所述方法还包括对所述凹槽进行预处理的步骤。

进一步，所述主体层包括嵌入式锗硅层。

进一步，形成所述嵌入式锗硅层的方法包括低压化学气相沉积、常压化学气相沉积或分子束外延。

进一步，所述凹槽包括∑状凹槽。

进一步，所述预处理的方法包括siconi预清洗工艺。

综上所述，根据本发明的方法，在形成主体层后，对所述主体层执行回流步骤，使所述主体层表面的原子发生迁移，原来的生长最慢的晶面被破坏，生成生长速度较快的晶面，这些生长速度较快的晶面有利于在后续工艺中生长出较厚的帽层，避免在刻蚀形成接触孔的过程中发生穿通问题，进而提高半导体器件性能和良率。

附图说明

本发明的下列附图在此作为本发明的一部分用于理解本发明。附图中示出了本发明的实施例及其描述，用来解释本发明的原理。

附图中：

图1为按照目前的源漏区的sige生长工艺，各晶面的生长速度示意图；

图2为本发明实施例一的半导体器件的主要工艺流程示意图；

图3a‐3h为根据本发明的实施例一的方法依次实施的步骤分别获得的半导体器件的示意性剖面图。

具体实施方式

在下文的描述中，给出了大量具体的细节以便提供对本发明更为彻底的理解。然而，对于本领域技术人员而言显而易见的是，本发明可以无需一个或多个这些细节而得以实施。在其他的例子中，为了避免与本发明发生混淆，对于本领域公知的一些技术特征未进行描述。

为了彻底理解本发明，将在下列的描述中提出详细的步骤，以便阐释本发明提出的半导体器件的制造方法。显然，本发明的施行并不限定于半导体领域的技术人员所熟习的特殊细节。本发明的较佳实施例详细描述如下，然而除了这些详细描述外，本发明还可以具有其他实施方式。

应当理解的是，当在本说明书中使用术语“包含”和/或“包括”时，其指明存在所述特征、整体、步骤、操作、元件和/或组件，但不排除存在或附加一个或多个其他特征、整体、步骤、操作、元件、组件和/或它们的组合。

按照目前的源漏区的sige生长工艺，对源漏区形成的凹槽进行预处理，然后依次形成籽晶层(seedlayer)、主体层(bulklayer)和帽层(caplayer)，图1所示为各晶面的生长速度示意图，由于(111)晶面的生长速度比其它晶面的生长速度低，因而在有源区(activearea)与浅沟槽隔离结构(sti)交界的区域生长出的帽层的厚度会比较薄，约为5nm，在后续的刻蚀形成接触孔的过程中，很容易造成穿通问题。

鉴于上述问题的存在，本发明提出了一种半导体器件的制造方法，如图2所示，其包括以下主要步骤：

在步骤s201中，提供半导体衬底，所述半导体衬底上形成有栅极堆叠结构，在所述栅极结构两侧的半导体衬底中形成凹槽；

在步骤s202中，在所述凹槽中形成主体层，以完全填充所述凹槽；

在步骤s203中，对所述主体层执行回流步骤，使所述主体层表面的原子发生迁移。

根据本发明的方法，在形成主体层后，对所述主体层执行回流步骤，使所述主体层表面的原子发生迁移，原来的生长最慢的晶面被破坏，生成生长速度较快的晶面，这些生长速度较快的晶面有利于在后续工艺中生长出较厚的帽层，避免在刻蚀形成接触孔的过程中发生穿通问题，进而提高半导体器件性能和良率。

以p型金属‐氧化物半导体场效应晶体管(metal‐oxide‐semiconductorfield‐effecttransistor，mosfet)为例，参照图3a‐图3h，其中示出了根据本发明实施例的方法依次实施的步骤分别获得的半导体器件的示意性剖面图。

首先，如图3a所示，提供半导体衬底301，所述半导体衬底301上形成有图案化的栅极堆叠结构302，在所述栅极堆叠结构302两侧以及未被所述栅极堆叠结构302覆盖的半导体衬底301上形成偏移侧壁303，然后采用轻掺杂工艺(lightlydopeddrain，ldd)对所述半导体衬底301中临近所述栅极堆叠结构302的区域进行离子注入并退火，以在半导体衬底301的临近所述栅极堆叠结构302的区域中形成轻掺杂漏(ldd)离子注入区(图中未示出)。

具体地，所述半导体衬底301的构成材料可以采用未掺杂的单晶硅、掺杂有杂质的单晶硅、绝缘体上硅(soi)、绝缘体上层叠硅(ssoi)、绝缘体上层叠锗化硅(s‐sigeoi)、绝缘体上锗化硅(sigeoi)以及绝缘体上锗(geoi)等，还可以采用氮化镓(gan)、氮化铝(aln)、氮化铟(inn)、砷化镓(gaas)、氧化锌(zno)、碳化硅(sic)等，在本发明中，所述半导体衬底选用单晶硅材料构成。在所述半导体衬底301中形成有隔离结构307以及各种阱(well)结构，为了简化，图示中未示出阱结构。作为示例，所述隔离结构307为浅沟槽隔离(sti)结构，sti结构之间的半导体衬底区域为有源区，所述sti结构被用于将半导体衬底中的有源区域与其他区域分离和隔离。可选地，其形成方法为对所述半导体衬底进行图案化并刻蚀形成沟槽，然后以诸如氧化物的电介质过量填充沟槽，然后以化学机械研磨工艺去除过量的电介质，并退火。对于pmos而言，所述阱结构为n阱，并且在形成栅极结构之前，可以对整个n阱进行一次小剂量磷注入，用于调整pmos的阈值电压vth。

作为一个示例，所述栅极堆叠结构302包括栅氧化层302a、栅极302b、栅极低电阻层302c和侧墙302d，所述栅氧化层302a覆盖所述半导体衬底301的部分上表面，所述栅极302b覆盖所述栅氧化层302a的上表面，所述栅极低电阻层302c覆盖所述栅极302b的上表面，所述侧墙302d则覆盖栅氧化层302a、栅极302b及栅极低电阻层302c的侧壁。

示例性地，所述偏移侧壁303可以包括氧化物、氮化物或者两者的组合，其主要用于在后续进行蚀刻或离子注入时保护栅极结构的侧壁不受损伤，此外还可以防止在后续的轻掺杂工艺中由于pmos短沟道长度的减小而增加源漏间电荷穿通的可能性。在本发明中，偏移侧壁为氧化物，其厚度为0.5nm‐5nm。

具体地，所述ldd注入的离子类型根据将要形成的半导体器件的电性决定，在本发明中，形成的器件为pmosfet器件，注入的杂质离子为硼。根据所需的杂质离子的浓度，离子注入工艺可以一步或多步完成。如果形成的器件为nmosfet器件，则ldd注入工艺中掺入的杂质离子为磷、砷、锑、铋中的一种或组合；

进一步，在完成所述离子注入后，为了消除高能量的入射离子与半导体晶格上的原子碰撞、晶格原子发生位移而造成大量的空位，将所述器件在一定的温度下进行退火，以恢复晶体的结构和消除缺陷。

接下来，如图3b所示，在所述偏移侧壁303两侧形成侧壁304。

进一步，形成所述侧壁304的工艺步骤包括：在半导体衬底301上形成完全覆盖所述栅极堆叠结构302和偏移侧壁303的侧壁材料层，示例性地，其构成材料为氮化硅，然后采用侧壁蚀刻工艺蚀刻侧壁材料层，以形成侧壁304。

接着，如图3c所示，在所述半导体衬底301上沉积覆盖所述偏移侧壁303、所述侧壁304和所述栅极堆叠结构302表面的氮化物层305，与所述偏移侧壁303一起构成pmos的硅凹陷(pmossirecess，psr)结构。

其中，所述氮化物层为氮化硅(sin)。进一步，所述沉积工艺包括但不限于物理气相沉积工艺、化学气相沉积工艺、快速热氮化工艺等工艺。

接着，如图3d所示，在所述半导体衬底301两侧要形成p型源漏区的区域，对所述偏移侧壁303和所述氮化物层305构成的psr结构进行图案化并刻蚀，以露出所述半导体衬底301表面。

进一步，采用各向同性的干法蚀刻工艺进行刻蚀，干法蚀刻工艺包括但不限于：反应离子蚀刻(rie)、离子束蚀刻、等离子体蚀刻或者激光切割进行。

然后，如图3e所示，通过所述psr结构所构成的工艺窗口，在半导体衬底301两侧要形成p型源漏区的区域形成∑(sigma)状凹槽306，这种形状有利于增大后续形成的锗硅层对沟道区的压应力作用。

如图3e所示，对于部分器件而言，在靠近所述隔离结构307的位置未形成(111)晶面，即未形成完整的∑(sigma)状凹槽306。

通常采用先干法蚀刻再湿法蚀刻的工艺形成∑状凹槽306，该工艺的具体步骤如下：先采用干法蚀刻工艺纵向蚀刻所述psr结构之间的半导体衬底301以形成沟槽，在本发明中，采用cf4和hbr作为主蚀刻气体，温度为40‐60℃，功率为200‐400w，偏压为50‐200v，蚀刻时间根据蚀刻深度而定；再采用各向同性的干法蚀刻工艺继续蚀刻所述沟槽，在所述沟槽的下方形成椭圆形凹槽，即形成碗状凹槽，在本发明中，采用cl2和nf3作为主蚀刻气体，温度为40‐60℃，功率为100‐500w，偏压为0‐10v，蚀刻时间根据所述碗状凹槽的侧壁向半导体衬底301的沟道区凹进的深度而定；最后采用湿法蚀刻工艺扩展蚀刻所述碗状凹槽，以形成∑状凹槽306，所述湿法蚀刻的温度为30‐60℃，时间依据∑状凹槽306的期望尺寸而定，一般为100‐300s，在本发明中，采用四甲基氢氧化铵(tmah)溶液作为所述湿法蚀刻的腐蚀液。

接着，对所述∑状凹槽306进行预处理，以确保所述∑状凹槽306的侧壁及底部具有清洁的表面，所述预处理的方法为siconi预清洗工艺。

所述siconi预清洗工艺所采用的反应气体包括nf3和nh3。这两种气体在射频等离子体刻蚀设备中，会反应生成刻蚀基团nh4f，nh4f与所述∑状凹槽306表面的氧化层反应，从而获得清洁的表面。

然后，如图3f所示，在所述∑状凹槽306的侧壁和底部形成籽晶层308(seedlayer)。采用本领域技术人员所熟习的各种适宜的工艺技术形成籽晶层308，例如选择性外延生长工艺，包括超高真空化学气相沉积(uhvcvd)、分子束外延(mbe)、快速热化学气相沉积(rtcvd)、等离子体增强化学气相沉积(pecvd)。所述籽晶层308可以为具有低锗含量的锗硅层。另外，由于需要为随后将要形成的嵌入式锗硅层留出足够的空间，所以形成的籽晶层104不能太厚，以防填满整个∑状凹槽103。

接着，如图3g所示，采用选择性外延生长工艺在所述籽晶层308上形成嵌入式锗硅层309作为主体层(bulklayer)，以完全填充所述∑状凹槽306。在外延形成主体层的过程中，生长出(111)晶面。由于(111)晶面的生长速度比其它晶面的生长速度低，因而后续在主体层表面生长出的帽层的厚度会比较薄，在后续的刻蚀形成接触孔的过程中，很容易造成穿通问题。

作为示例，所述嵌入式锗硅层105的锗含量(锗原子百分比)为5‐30％。需要说明的是，形成的嵌入式锗硅层309可以掺杂硼，以进一步提升pmos的沟道区的载流子迁移率。所述选择性外延生长工艺可以采用低压化学气相沉积(lpcvd)、常压化学气相沉积(apcvd)和分子束外延(mbe)中的一种。需要说明的是，在本发明的其它实施例中，所述半导体器件也可以为nmos晶体管，此时，可以在源区和漏区形成碳硅层。

然后，对所述嵌入式锗硅层309执行高温低压的回流步骤，使所述嵌入式锗硅层309表面的si原子发生迁移。在一定的温度、压力以及气氛条件下，锗硅层表面的硅原子会发生迁移以实现最小自由能，整体的表面形状和晶向也会发生改变。原来的生长最慢的(111)晶面被破坏，生成生长速度较快的晶面，例如(311)晶面或接近(311)的一系列晶面。这些生长速度较快的晶面有利于在后续工艺中生长出较厚的帽层(caplayer)。

具体地，在所述回流工艺步骤中，压力为0.1-600torr(托)；温度为400-850℃；处理时间为10s-30min；工艺气体为h2(氢气)或n2(氮气)或ar(氩气)或d2(氘气)，其中，h2的流量为0.5slm‐30slm。其中，温度越高，压力越低，h2比例越大，回流效果越明显，越有利于生成生长速度较快的晶面。

最后，如图3h所示，在所述嵌入式锗硅层309表面形成帽层310，形成具有sige的pmos源/漏区。采用原位外延生长工艺形成帽层310，即形成帽层310所采用的外延生长工艺与形成所述嵌入式锗硅层309所采用的外延生长工艺在同一个反应腔室中进行。作为示例，帽层310的构成材料可以是硅(si)或者硼硅(sib)，其中，所述硼硅中硼原子的掺杂剂量为5.0×e¹⁴‐5.0×e²⁰atom/cm³；也可以是掺杂硼和碳的单晶硅(sicb)，其中，所述硼原子的掺杂剂量为5.0×e¹⁴‐5.0×e²⁰atom/cm³，所述碳原子的掺杂剂量为5.0×e¹⁴‐5.0×e²⁰atom/cm³。由于在之前的回流步骤中，生成了生长速度较快的晶面，因此在嵌入式锗硅层表面形成的帽层厚度由原来的5nm左右增加到了不小于8nm。

接下来，可以通过后续工艺完成整个半导体器件的制作，包括：实施应力近临工艺以增强作用于pmos区的沟道区的应力；依次形成接触孔蚀刻停止层和层间介电层，并形成贯通层间介电层和接触孔蚀刻停止层的接触孔；在源/漏区的顶部形成硅化物层；在接触孔中形成接触塞；形成多个互连金属层，通常采用双大马士革工艺来完成；形成金属焊盘，用于后续实施器件封装时的引线键合。由于帽层的厚度增加，因而可以避免在刻蚀形成接触孔的过程中发生穿通问题，进而提高半导体器件性能和良率。

综上所述，根据本发明的方法，在形成主体层后，对所述主体层执行回流步骤，使所述主体层表面的原子发生迁移，原来的生长最慢的晶面被破坏，生成生长速度较快的晶面，这些生长速度较快的晶面有利于在后续工艺中生长出较厚的帽层，避免在刻蚀形成接触孔的过程中发生穿通问题，进而提高半导体器件性能和良率。

本发明已经通过上述实施例进行了说明，但应当理解的是，上述实施例只是用于举例和说明的目的，而非意在将本发明限制于所描述的实施例范围内。此外本领域技术人员可以理解的是，本发明并不局限于上述实施例，根据本发明的教导还可以做出更多种的变型和修改，这些变型和修改均落在本发明所要求保护的范围以内。本发明的保护范围由附属的权利要求书及其等效范围所界定。