本公开涉及半导体结构，并且更特别地，涉及具有栅极高度缩放(scaling)的半导体栅极结构以及制造方法。
背景技术：
晶体管缩放已经通过间距缩放和其他因素实现。例如，电流缩放元素主要集中在影响晶体管的足迹(foot-print)的项目上，诸如栅极栅距(pitch)、沟道长度、间隔物厚度、接触关键尺寸(cd)、金属栅距以及用于先进技术的鳍栅距。然而，随着晶体管进一步缩小到大约50nm及以上的栅极栅距，不同的因素(除了足迹)开始发挥更重要的作用。例如，50nm及以上的初始栅极高度开始在缩放中起重要作用。
由于记录的工艺，初始栅极高度需要非常高，例如85nm以及更高。这主要是由于在虚设栅极去除和栅极预清洁工艺期间的氧化物材料损失以及自对准的栅极接触蚀刻工艺和随后的清洁工艺导致的栅极高度损失。更具体地，记录的工艺使用在邻近的栅极结构之间的层间电介质(ild)材料。该ild材料是与例如虚设栅极结构的初始栅极结构一起使用的氧化物材料。也就是说，在多次蚀刻和清洁工艺以去除氧化物材料之后，氧化物的初始高度将与替换栅极结构的高度对应。
然而，由于记录的工艺，因为在例如使用dhf化学(chemistry)的虚设栅极去除工艺以及可能损坏ild的表面的清洁工艺期间的氧化物材料损失，需要ild的大预算(厚层)来用于初始栅极高度。此外，在随后的工艺中，例如自对准接触蚀刻工艺中，需要用对栅极帽材料(例如，sin材料)有选择性的化学来蚀刻氧化物ild；然而，对氮化物的氧化物蚀刻选择性不是很好，这导致额外的氧化物损失。因此，由于这种材料损失，替代栅极结构的初始高度需要非常高，这可能导致弯曲和其他制造问题。
技术实现要素：
在本公开的方面中，一种方法包括：用硬掩模材料形成至少一个虚设栅极结构；在所述至少一个虚设栅极结构的侧面上的源极和漏极区之上形成多种材料；去除所述硬掩模材料中的上部材料，使得所述硬掩模材料中的第一材料保留在所述虚设栅极结构上并且与所述多种材料中的阻挡材料一起保持均一的栅极高度；通过去除所述虚设栅极结构的剩余材料以形成沟槽并在所述沟槽中沉积替代栅极材料来形成替代栅极结构；以及形成到所述源极和漏极区的接触。
在本公开的方面中，一种方法包括：形成至少一个虚设栅极结构，其包括具有预定高度的牺牲材料和在所述牺牲材料上的硬掩模材料叠层；在所述至少一个虚设栅极结构的侧面上的源极和漏极区上形成多种材料；去除来自所述硬掩模材料叠层的上部材料，其中所述硬掩模材料叠层中的第一材料保留在所述牺牲材料上并且与所述多种材料中的阻挡材料一起保持均一的栅极高度；通过去除所述第一材料来暴露所述至少一个虚设结构的所述牺牲材料，而所述阻挡材料保持所述均一的栅极高度；形成替代栅极结构，其包括去除所述牺牲材料以形成沟槽并且在所述沟槽中沉积替代栅极材料；以及形成到所述源极和漏极区的接触。
在本公开的方面中，一种结构包括：鳍结构；位于所述鳍结构上的替代栅极结构，所述替代栅极结构包括在其表面上的帽材料和具有与所述帽材料相同的材料的侧壁；位于所述替代栅极结构的侧面上的升高的源极区和升高的漏极区；位于所述替代栅极结构的所述侧壁上以及位于所述升高的源极和漏极区上方的衬里材料；以及与所述升高的源极和漏极区直接电接触并位于邻近的替代栅极结构的所述衬里材料之间的接触。
附图说明
通过本公开的示例性实施例的非限制性实例并参考所述多个附图，在以下详细描述中描述本公开。
图1示出了除了其他特征之外的根据本公开的方面的虚设栅极结构以及相应的制造工艺。
图2示出了除了其他特征之外的根据本公开的方面的虚设栅极结构的侧壁上的间隔物材料以及相应的制造工艺。
图3示出了除了其他特征之外的根据本公开的方面的虚设栅极结构的暴露材料以及相应的制造工艺。
图4示出了除了其他特征之外的根据本公开的方面的位于虚设栅极结构之上的不同材料层以及相应的制造工艺。
图5示出了除了其他特征之外的根据本公开的方面的暴露的虚设栅极结构以及相应的制造工艺。
图6示出了除了其他特征之外的根据本公开的方面的沟槽(例如，去除的虚设栅极结构)以及相应的制造工艺。
图7示出了除了其他特征之外的根据本公开的方面的被覆盖的虚设栅极结构以及其相应的制造工艺。
图8示出了除了其他特征之外的根据本公开的方面的位于鳍结构之上的沟槽(例如，去除的虚设栅极结构)以及相应的制造工艺。
图9示出了除了其他特征之外的根据本公开的方面的位于沟槽中的替代栅极结构以及相应的制造工艺。
图10示出了除了其他特征之外的根据本公开的方面的位于sti结构之上的加衬的沟槽以及相应的制造工艺。
图11示出了除了其他特征之外的根据本公开的方面的填充的沟槽以及相应的制造工艺。
图12示出了除了其他特征之外的根据本公开的方面的暴露替代栅极结构的源极和漏极区的沟槽以及相应的制造工艺。
图13示出了除了其他特征之外的根据本公开的方面的与升高的源极和漏极区电接触的接触以及相应的制造工艺。
具体实施方式
本公开涉及半导体结构，并且更特别地，涉及具有栅极高度缩放的半导体栅极结构以及制造方法。更具体地，本公开提供了小于85nm的a-si和75nm硬掩模材料的栅极高度。在更具体的实施例中，本公开允许a-si从85nm缩小到约60nm或更小，导致60nm或更小的替代栅极高度。
本公开的半导体栅极结构可以使用多种不同的工具以多种方式来制造。一般而言，方法和工具被用于形成具有微米和纳米尺寸的结构。已从集成电路(ic)技术中采用了用于制造本公开的互连结构的方法，即，技术。例如，互连结构可以建立在晶片上，并且以通过光刻工艺被图案化的材料膜来实现。特别地，互连结构的制造使用三个基本构建块：(i)材料的沉积，(ii)通过光刻成像施加图案化的掩模，以及(iii)选择性地将材料蚀刻到掩模。
图1示出了根据本公开的方面的结构和相应的制造工艺。特别地，结构10包括形成在鳍结构14上和浅沟槽隔离(sti)结构16之上的多个虚设栅极结构12。在实施例中，鳍结构14可以由任何合适的半导体衬底材料构成。例如，衬底材料可以是但不限于si、sige、sigec、sic、gaas、inas、inp以及其他iii/v或ii/vi化合物半导体。sti结构16可以是沉积在邻近的鳍结构14之间的氧化物材料。
在实施例中，虚设栅极结构12包括通过常规化学气相沉积(cvd)工艺沉积并通过常规光刻和蚀刻(反应离子蚀刻(rie))工艺图案化的材料叠层12a-12d。例如，材料叠层包括例如非晶硅(a-si)材料12a、氧化物材料12b、氮化物材料(例如，sin)12c和氧化物材料12d。在实施例中，a-si材料12a是在形成替代栅极结构时在后续工艺中被去除的牺牲材料。而且，在实施例中，材料叠层可以包括位于a-si材料12a下方的虚拟栅极氧化物薄层(也由附图标记12a表示)。
虚设栅极氧化物薄层可以具有约3nm的厚度。在实施例中，a-si材料12a可具有约60nm的高度(与常规记录工艺的>80nm的高度相比)。另外，氧化物材料12b可具有约5nm至15nm的高度，氮化物材料(例如，sin)12c可具有约10nm至30nm的高度，以及氧化物材料12d可具有约0到50nm的高度。在实施例中，氧化物材料12b、氮化物材料(例如，sin)12c和氧化物材料12d的组合可以是约50nm至100nm的硬掩模模块。
鳍结构14可以使用侧壁图像转移(sit)技术来制造。在sit技术的实例中，使用常规cvd工艺将例如sio2的芯轴(mandrel)材料沉积在衬底材料上。在芯轴材料上形成抗蚀剂，并将该抗蚀剂暴露于光以形成图案(开口)。通过开口执行反应离子蚀刻以形成芯轴。在实施例中，依赖于鳍结构14之间的所需要的尺寸，芯轴可以具有不同的宽度和/或间隔。在芯轴的侧壁上形成间隔物，该间隔物优选为与芯轴不同的材料，并且使用本领域技术人员已知的常规的沉积工艺形成。例如，间隔物可以具有与鳍结构14的尺寸相匹配的宽度。使用对芯轴材料具有选择性的常规的蚀刻工艺将芯轴去除或剥离。然后在间隔物的间隔内执行蚀刻以形成亚光刻特征。然后可以剥离侧壁间隔物。在实施例中，如本公开内容所设想的，宽鳍结构也可在该或其他图案化工艺期间，或者通过其他常规图案化工艺形成。
参考图2，使用常规cvd工艺在材料叠层(虚设栅极结构)12之上沉积间隔物材料18。在实施例中，间隔物材料18是氮化物材料，例如sin，其优选地与材料叠层12的氮化物材料(例如，sin)12c相同。可以使用各向异性蚀刻工艺回蚀刻间隔物材料18，以从结构的水平表面去除材料。例如，各向异性蚀刻工艺将从鳍结构14的表面和材料叠层12的顶部(例如，在氧化物材料12d之上)去除间隔物材料18。在该蚀刻工艺中，由于蚀刻工艺，一些栅极高度(例如，材料叠层12)将会损失。
仍然参考图2，升高的源极和漏极结构20形成在鳍结构14的暴露表面上。在实施例中，升高的源极和漏极结构20可以通过掺杂半导体材料的外延生长工艺形成。例如，掺杂有硼的sige材料可以用于pfet的升高的源极和漏极结构20；而掺杂有磷的si材料可用于nfet的升高的源极和漏极结构20。
图2进一步示出了沉积在间隔物材料18和升高的源极和漏极结构20之上的衬里22。在实施例中，衬里22是氮化物衬里。在沉积氮化物衬里22之后，可以在虚设栅极结构12(例如，材料叠层)之间的空间内在衬里22之上沉积a-si材料24。然后该结构可以经历化学机械抛光(cmp)工艺以去除任何多余的a-si材料24的材料，以及去除氧化物材料12d的顶表面上的衬里材料22。
如图3所示，a-si材料24可略微凹陷至氧化物材料12b的顶表面下方。在实施例中，该凹陷可以是约15nm至30nm；尽管在此考虑了其他深度。可以使用针对氧化物材料12d的选择性蚀刻化学使a-si材料24凹陷。氧化物材料12d(例如，硬掩模材料)可以通过选择性蚀刻化学来去除，暴露氮化物材料12c。
在图4中，氮化物材料18a被沉积在氮化物材料18上并且被沉积在通过蚀刻a-si材料24而形成的凹部内。在实施例中，氮化物材料18a通过原子层沉积(ald)工艺以及随后的等离子体增强cvd(pecvd)过填充工艺而沉积。然后通过cmp工艺将氮化物材料18a平坦化至氧化物材料(sio2)12b的高度。在实施例中，cmp工艺可以包括钴浆料，其中氧化物材料12b充当硬掩模停止层。这样，cmp工艺将不会影响a-si层12a的高度。
在cmp工艺之后，在平坦化表面上沉积a-si材料层26，随后沉积硬掩模材料28和光致抗蚀剂材料29。在实施例中，a-si材料层26将被用于防止在随后的蚀刻和清洁工艺期间损坏下方的层。a-si材料26可以通过常规的cvd工艺沉积。硬掩模材料28可包括例如光敏材料(例如(opl))和低温氧化物(例如sicoh)或siarc、或sion，其中光致抗蚀剂材料29形成在低温氧化物材料的表面上。
在图5中，可以将抗蚀剂材料29暴露于能量以形成图案，然后对硬掩模材料28进行图案化。硬掩模材料28的图案化可以通过例如rie工艺的选择性蚀刻化学来执行，其中a-si材料层26防止发生对下方的材料的任何损坏。在通过例如氧灰化的常规剥离(stripant)工艺去除抗蚀剂之后，可以去除(在sti区域16之上)a-si材料26的部分以暴露氧化物材料12b。在此过程中，硬掩模材料(例如，opl)28将保护a-si材料26免于从鳍结构14之上去除。暴露的氧化物材料12b然后将被去除，在a-si材料12a之上(在sti区域16之上)形成凹部。
如图6所示，通过常规的剥离工艺去除opl28。在去除opl28之后，a-si材料26和位于sti区域16之上的暴露的a-si材料也将被去除，形成沟槽30。在实施例中，a-si材料26和暴露的a-si材料12a可以通过具有选择性化学的rie工艺去除。在实施例中，氮化物材料18a和氧化物材料12b将充当阻挡材料以保护鳍区域14之上的a-si材料12a和a-si材料24。氮化物材料18a还将充当保护位于结构的sti区域16之上的a-si材料24的阻挡材料。
在图7中，沟槽30填充有材料32。在实施例中，材料32是氮化物材料，例如，sin，其优选地为与间隔物18的氮化物材料(例如，sin)相同的材料。在实施例中，氮化物材料32通过原子层沉积(ald)工艺以及随后的等离子体增强cvd(pecvd)过填充工艺来沉积。然后通过cmp工艺将氮化物材料32平坦化至氧化物材料(sio2)12b的高度。在实施例中，cmp工艺可以包括钴浆料，其中氧化物材料12b充当硬掩模停止层。以这种方式，氧化物材料12b将防止材料损失并因此提供额外的栅极高度。因此，即使在cmp工艺之后，也可以在晶片上保持均一的栅极高度。
参考图8，氧化物材料12b可以通过例如使用缓冲的hf的选择性蚀刻化学来去除。有利地，缓冲的hf将不会显著地影响或损坏形成在a-si材料24之上的氮化物材料18a。实际上，如图8所示，a-si材料24被完全封装在氮化物材料中。因此，对于在虚设栅极去除工艺期间的材料的去除，初始栅极高度没有显著的损失。
仍然参考图8，通过选择性化学去除虚设栅极材料(a-si和氧化物材料)以形成沟槽34，其中氮化物材料18a、32基本上或完全保持其初始厚度；也就是说，去除虚设栅极材料(a-si和氧化物材料)将不会显著地影响或损坏氮化物材料18a、32。以这种方式，不存在hf损伤，例如，没有氧化物高度损失，并且栅极高度可以在晶片上保持均一。在实施例中，沟槽34可以具有大于65nm的高度。
在图9中，可以使用例如cvd的常规的沉积工艺在沟槽34内沉积替代栅极结构36。在实施例中，替代栅极材料34可以包括例如高k电介质材料、一种或多种设计的(tailor)功函数金属和其他金属材料。在实施例中，作为示例，高k电介质材料可以是基于铪的材料。在实施例中，替代栅极结构36(包括帽材料)的总目标高度具有约50nm至约60nm的总高度；尽管其他高度也可以实现本文描述的工艺。
在用于替代栅极形成的沉积工艺之后，可以使替代栅极结构36的上部材料层凹陷，随后沉积帽层38。在实施例中，凹陷的深度可以为约10nm至约25nm。帽材料38优选为通过常规的ald和pecvd过填充工艺沉积的氮化物材料。在结构的顶表面上的任何多余的帽材料(或其他材料)可以通过cmp工艺去除。然后可以在平坦化表面上沉积层间电介质材料40。在实施例中，层间电介质材料40可以是通过常规cvd工艺沉积的氧化物材料。
图10示出了根据本公开的方面的反向图案化和蚀刻工艺。更具体地，例如(opl)的光敏材料42被沉积在层间电介质材料40上，随后通过常规的光刻和蚀刻工艺以在sti区域16之上形成开口。然后通过氧化物蚀刻去除暴露的层间电介质材料40，随后去除sti区域16之上的a-si材料24以形成沟槽44。在使用选择性化学去除a-si材料期间，层间电介质材料40将充当掩模材料以防止损坏下方的材料，例如，在鳍结构14之上的氮化物材料38和a-si材料24。
在图11中，材料46沉积在沟槽44和结构的表面内。材料46可以是使用常规cvd工艺沉积的sioc。在实施例中，材料46应该不同于氧化物材料40，使得可以在随后的工艺中实现氧化物材料40的选择性去除。材料46经历cmp。以这种方式，材料46和层间电介质材料40将具有例如相同高度的平坦表面。
如图12所示，使用选择性化学去除层间电介质材料40。例如，蚀刻化学可以是选择性的，以不去除sioc材料。在去除层间电介质材料40之后，可以去除位于升高的源极和漏极区20上的暴露的a-si材料以形成沟槽48。在实施例中，可以通过例如缓冲的hf的温和的蚀刻工艺去除暴露的a-si材料，而不损坏氮化物材料。a-si材料的去除不会导致材料的显著损失，例如，由此保持初始栅极高度。
在实施例中，可以从帽材料38和升高的源极和漏极区20的表面上去除衬里材料22，以暴露升高的源极和漏极区20。在实施例中，可以通过各向异性蚀刻工艺从升高的源极和漏极区20以及帽材料38的上表面之上去除衬里材料22。使用各向异性蚀刻工艺去除衬里材料22也不会导致材料的显著损失。
图13示出了在升高的源极和漏极区20上的接触形成。例如，如图13所示，金属材料52可以沉积在沟槽48内，与升高的源极和漏极区20直接电接触。在实施例中，金属材料52可以是加衬有作为示例的tin的钨、钴、锂等。沉积在结构的表面上的任何金属材料可以通过常规的cmp工艺去除。
如上所述的方法用在集成电路芯片的制造中。所得到的集成电路芯片可以由制造商以作为裸芯片的原始晶片形式(即，作为具有多个未封装芯片的单个晶片)或者以封装形式分发。在后一种情况下，芯片被安装在单芯片封装(诸如塑料载体中，其引线固定到母板或其他更高级别的载体)或多芯片封装(诸如陶瓷载体中，其具有表面互连和/或掩埋互连中的一者或两者)中。在任何情况下，芯片然后与其他芯片、分立电路元件和/或其他信号处理设备集成，作为(a)中间产品(诸如母板)或者(b)最终产品的一部分。最终产品可以是包括集成电路芯片的任何产品，从玩具和其他低端应用，到具有显示器、键盘或其他输入设备以及中央处理器的高级计算机产品。
本公开的各种实施例的描述已为了示例的目的而给出，但并非旨在是穷举性的或限于所公开的实施例。在不脱离所描述的实施例的范围和精神的情况下，许多修改和变化对于本领域普通技术人员将是显而易见的。本文中所用术语的被选择以旨在最好地解释实施例的原理、实际应用或对市场中发现的技术的技术改进，或者使本技术领域的其他普通技术人员能理解本文公开的实施例。