用于晶片的与制造商无关的后处理方法与流程

本公开内容涉及用于晶片的与制造商无关(foundry-agnostic)的后处理方法，并且更特别地，涉及其中将替代材料基底与晶片结合以创建具有改善性能的定制器件的用于晶片的与制造商无关的后处理方法。

在电子学中，晶片是一种用于制造集成电路和用于光伏的半导体材料的薄片。晶片用作构建在晶片中和构建在晶片上的微电子器件的基底并且经历许多微制造过程步骤例如掺杂或离子注入、蚀刻、各种材料的沉积和光刻图案化。在最后阶段，形成在晶片上的各个微电路可以通过切割过程彼此分离并且被包装以用于运送。

晶片通常由硅(si)或硅锗(sige)形成并且可以包括低电阻率(lrs)基底、高电阻率(hrs)基底和具有设置在hrs基底上的掩埋氧化物(buriedoxide，box)层的绝缘体上硅(silicon-on-insulator，soi)基底。随着时间的推移，已经证明，在一些情况下较高电阻率的基底可以通过减少寄生基底(parasiticsubstrate)损耗(例如，集电极-基底电容)来改善器件性能的某些方面。然而，其中通常加工晶片的制造商没有能力提供具有电阻率比lrs、hrs和soi基底大的基底的晶片。

技术实现要素：

根据一个实施方案，提供了用于晶片的与制造商无关的后处理方法。所述晶片包括活性表面、基底以及介于活性表面与基底之间的中间层。所述方法包括从晶片处理制造商的输出成品中取出晶片；将基底薄化至中间层或者薄化至中间层的数微米内以暴露新表面；以及将新表面与替代材料基底结合，所述替代材料基底提供与所述基底相比提高的器件性能。

根据另一个实施方案，提供了用于晶片的与制造商无关的后处理方法。所述晶片包括活性表面、硅处理部(siliconhandle)以及介于活性表面与硅处理部之间的掩埋氧化物(box)层。所述方法包括：从晶片处理制造商的输出成品中取出晶片；将硅处理部薄化至box层或者薄化至box层的数微米内以暴露新表面；以及将新表面与替代材料基底结合，所述替代材料基底提供与硅处理部相比提高的器件性能。

根据又一个实施方案，提供了用于晶片的与制造商无关的后处理方法。所述晶片包括活性表面、高电阻率基底(hressx)以及介于活性表面与hressx之间的近子集电极(nearsub-collector，ns)。所述方法包括从晶片处理制造商的输出成品中取出晶片；将hressx薄化至ns或者薄化至ns的数微米内以暴露新表面；以及将新表面与替代材料基底结合，所述替代材料基底提供与hressx相比提高的器件性能。

通过本发明的技术实现了另外的特征和优点。本文详细描述了本发明的另一些实施方案和方面并且将其视为所要求保护的发明的一部分。为了更好地理解本发明以及优点和特征，参考说明书和附图。

附图说明

为了更完整地理解本公开内容，现在结合附图和详细说明参考以下简要说明，其中相同的附图标记表示相同的部件：

图1是从晶片处理制造商的输出成品中取出晶片的示意图；

图2是根据一些实施方案的soi晶片的放大侧视图；

图3是图2的soi晶片(其硅处理部被除去)的放大侧视图；

图4是具有热解二氧化硅基底的soi晶片的放大侧视图；

图5是根据一些实施方案的具有hressx的晶片的放大侧视图；

图6是图5的晶片(其hressx被除去)的放大侧视图；

图7是具有热解二氧化硅基底的晶片的放大侧视图；

图8是用于晶片的研磨过程的示意图；

图9是用于图8的晶片的化学机械抛光过程的示意图；

图10是说明用于从多个制造商中获得的相似晶片的另外的优化方法的示意图；

图11是根据另一些实施方案的soi晶片的放大侧视图；以及

图12是根据另一些实施方案的具有经剖切的热解二氧化硅基底的soi晶片的放大侧视图。

具体实施方式

如下面将描述的，高电阻率材料的后处理氧化物晶片结合可以通过用较高电阻率的基底(例如，玻璃或热解二氧化硅)代替制造商基底材料来实现和/或提高器件性能。晶片结合后处理是与制造商无关的，其中改变器件参数，产生定制的内部器件/模型。

参照图1和图2至图4，提供了用于晶片10的与制造商无关的后处理方法。如图2所示，晶片10可以包括：活性表面11，在其上电子组件110可操作地设置在基于电介质、基于树脂或基于环氧的基体内；硅处理部12，其由硅(si)或硅锗(sige)制成；以及掩埋氧化物(box)层13。box层13介于活性表面11与硅处理部12之间使得晶片10整体上具有绝缘体上硅(soi)配置。

电子组件110可以包括堆叠的金属化层(例如，金属化层1至金属化层6)或者半导体(例如，硅(si)或硅锗(sige))和通孔，其被配置为形成结合垫(bondpad)开口处的结合垫111、电容器112和孤立的深硅通孔113。box层13可以包括n阱130、p阱131和孤立的p基底区132，并且可以形成为在相邻的n阱130和p阱131之间限定浅沟槽隔离区133以及深沟槽隔离区134。孤立的深硅通孔113可以延伸进入并穿过深沟槽隔离区134。

晶片10可以在晶片处理制造商20(参见图1)内形成并组装为具有晶片10的成品10’的一部分。每个晶片10可以设置有足够的通过切割过程可分为多个单独器件21的电子组件110。在任何情况下，作为该方法的一部分，如图1所示，将一个或更多个晶片10从晶片处理制造商20的输出成品10’中取出用于进一步的与制造商无关的后处理。

如图2至图4所示，与制造商无关的后处理包括：将硅处理部12薄化至box层13或者薄化至box层13的数微米内从而暴露新表面14；以及将新表面14与替代材料基底15结合。这种替代材料基底15由特征电阻率大于硅处理部12的材料的材料形成，并因此向晶片10的多个单独器件21(图1中所示)提供与先前硅处理部12为完整的情况相比提高的器件性能能力。根据一些实施方案，替代材料基底15可以由玻璃或热解二氧化硅形成并且可以通过例如氧化物结合(oxidebonding)处理的方式实现结合。

根据另一些实施方案，薄化可以包括：对硅处理部12的外层进行研磨的初始阶段；停止研磨过程以避免对box层13或孤立的深硅通孔113进行研磨；以及随后对硅处理部12的内层进行化学机械抛光(cmp)。以这种方式，box层13的最下表面可以作为新表面14而暴露，或者原始硅处理部12的非常非常薄的层(厚度大约为1μm至100μm)可以作为新表面14而暴露。在任何情况下，一旦将替代材料基底15与新表面14结合，由于与原始硅处理部12相比替代材料基底15的电阻率增加，因此器件性能得以改善或提高。

根据一些实施方案，通过移动至较高电阻率的基底而实现的器件性能的改善可能与以下有关：给定器件在给定信号频率下的衰减角减小、噪声隔离度增加、品质因数显著增加和电容电势增加。这些改善与在最近的研究中所观察到的一致，所述研究证明，高电阻率基底通过减少寄生基底损耗(例如，集电极-基底电容)以及其他效应与低电阻率基底或中等电阻率基底相比改善了器件性能。

例如，随着信号频率增加，基底电阻率的增加与衰减系数的显著降低相关。特别地，对于用于低损耗传输线的波导的给定实施方案，已看出，随着信号频率接近然后超过2ghz，与中等电阻率基底(20ohm-cm<ρ基底<60ohm-cm)的衰减系数和高电阻率基底(ρ基底>1000ohm-cm)的衰减系数相比，低电阻率基底(ρ基底<5.0ohm-cm)的衰减系数显著增加。在用于噪声隔离度的测试结构中，作为频率的函数的噪声隔离度随着基底电阻率的增加而降低。即，对于具有恒定的间距和活性(沟(moat))尺寸的给定测试结构，对0ghz至12ghz(或更高)范围内的信号，使用中等电阻率基底或高电阻率基底显著改善隔离度。此外，在较低的频率(0ghz至3.5ghz)下，使用高电阻率基底产生比中等电阻率基底甚至更大的隔离度优势。对于2.0-pfmtm电容器，作为频率的函数的品质因数由于基底电阻率增加而显著改善。这种增加对于小于7ghz的信号频率尤其明显，其中中等电阻率基底的品质因数是低电阻率基底的品质因数的两倍以上，并且高电阻率基底的品质因数显著高于中等电阻率基底的品质因数(例如，在约2ghz下，低电阻率基底的品质因数q为约35，中等电阻率基底的q为约90并且高电阻率基底的q为约140)。此外，已看出，与体硅(bulksilicon)相比，使用soi基底导致集电极-基底电容(ccs)降低40％，原因在于集电极-基底结电容的消除。因此，预期通过除去给定器件的硅处理部12(或者任何相似或相应的特征件)并用更高电阻率的替代物代替被除去的元件对给定器件进行任何修改。

根据又一些实施方案，上述薄化可以包括：识别晶片10中一个或更多个深硅通孔113的存在；以及至少一部分地避免在深硅通孔13的位置处执行上述薄化。在这样做时，应理解，在替代材料基底15的结合之前，新表面14可以具有不规则布局140。然而，这种不规则布局140在使电子组件不损坏这一优先观点方面是可接受的，并且在任何情况下将被替代材料基底15吸收，所述替代材料基底在其外部布局中将不具有任何不规则性。

参照图1和图5至图7，提供了用于具有不同于上述结构的结构的晶片10的与制造商无关的后处理方法。如图5所示，晶片10可以包括：活性表面11，在其上电子组件110可操作地设置在基于电介质、基于树脂或基于环氧的基体内；高电阻率基底(hressx)16，其由硅(si)或硅锗(sige)制成；以及近子集电极(ns)17。ns17介于活性表面11与hressx16之间。电子组件110可以包括形成在ns17上的栅极结构114和接触部115，并且ns17可以由沟槽隔离区116邻接或限定。电子组件110和ns17中的至少一者或更多者可以包含硅(si)或硅锗(sige)。

晶片10可以在晶片处理制造商20(参见图1)内形成并组装为具有晶片10的成品10’的一部分。每个晶片10可以设置有足够的通过切割过程可分为多个单独器件21的电子组件110。在任何情况下，作为该方法的一部分，如图1所示，将一个或更多个晶片10从晶片处理制造商20的输出成品10’中取出用于进一步的与制造商无关的后处理。

如图5至图7所示，与制造商无关的后处理包括：将hressx16薄化至ns17或者薄化至ns17的数微米内从而暴露新表面14；以及将新表面14与替代材料基底15结合。如上所述，这种替代材料基底15由特征电阻率大于hressx16的材料的材料形成，并因此向晶片10的多个单独器件21提供与先前hressx16为完整的情况相比改善或提高的器件性能能力。根据一些实施方案，替代材料基底15可以由任何类型的玻璃或热解二氧化硅形成，只要替代材料基底15具有比hressx16更大的电阻率即可。可以通过例如氧化物结合处理的方式实现结合。

如上所述，根据一些实施方案，通过移动至较高电阻率的基底而实现的器件性能的改善可能与以下有关：给定器件在给定信号频率下的衰减角减小、噪声隔离度增加、品质因数显著增加和电容电势增加。同样，所述改善与在最近的研究中所观察到的一致，所述研究证明，高电阻率基底通过减少寄生基底损耗(例如，集电极-基底电容)以及其他效应与低电阻率基底或中等电阻率基底相比改善了器件性能。

根据另一些实施方案，薄化可以包括：对hressx16的外层进行研磨的初始阶段；停止研磨过程以避免对ns17进行研磨；以及随后对hressx16的内层进行化学机械抛光(cmp)。以这种方式，ns17的最下表面可以作为新表面14而暴露，或者原始hressx16的非常非常薄的层(厚度大约为1μm至100μm)可以作为新表面14而暴露。在任何情况下，一旦将替代材料基底15与新表面14结合，由于与原始hressx16相比替代材料基底15的电阻率增加，因此器件性能得以改善。

根据一些实施方案并参照图8和图9，硅处理部12或hressx16的研磨可以通过机械加工元件的方式(例如，金刚石点车削(diamondpointturning，dft)机器或另外的类似机器)和/或通过cmp、化学蚀刻或干式蚀刻或其他类似的蚀刻过程来执行。

对于其中采用机械加工过程的那些情况，如图8所示，通过机器802的伺服元件将头部801相对于硅处理部12/hressx16定位并控制。因此头部801通过由伺服元件控制的移动反复地从硅处理部12/hressx16中除去材料。在采用cmp或化学蚀刻过程的情况下，如图9所示，可以掩蔽硅处理部12/hressx16的在其中执行薄化的区域之外的部分，并将所得的硅处理部12/hressx16的暴露部分暴露于适当的抛光剂或蚀刻剂901。干式蚀刻方法也可以并入颗粒(离子)或气体冲击用于与硅处理部12/hressx16相互作用并从硅处理部12/hressx16中除去材料。

尽管以上将机械加工过程和cmp/蚀刻过程描述为单独采用，但是应理解它们也可以组合采用。

因为上述过程是与制造商无关的，所以所述过程使得使用者或操作者能够从来自许多不同制造商20的大量供应的成品10’中获得晶片。以这种方式，使用者或操作者有大量的晶片供操作并且可以控制与过程相关的许多变量以用于观察如何优化不同类型的晶片10的过程。即，虽然来自各种制造商20的晶片可能都表面上类似于图2至图4的晶片，但是一个这样的制造商20的晶片仍可能在某些方面(例如，box层厚度、基底厚度、电子组件的位置等)与另一个制造商20的晶片不同。因此，参照图10，上面讨论的方法还可以包括：从多个制造商20中获得相似晶片和在后处理设备201中搜集那些相似晶片；在后处理设备201(方框1001)处对相似晶片中的每一者执行取出、薄化和结合操作中的一者或更多者；分析由在后处理设备201(方框1001)处对相似晶片中的每一者执行取出、薄化和结合操作中的一者或更多者产生的成品；以及基于分析的结果，优化在后处理设备201(方框1003)处对相似晶片中的每一者执行取出、薄化和结合操作中的一者或更多者。

因此，虽然来自第一制造商20的第一晶片10可能与来自第二制造商20的第二晶片10因它们包括图2至图4中可能相似的特征件而非常相似然而尺寸不完全相同，但是可以在后处理设备201处对第一晶片和第二晶片10中的每一者的结合操作进行优化。即，一旦在方框1001处在后处理设备201中执行取出、薄化和结合操作，后续的分析可能显示：由于第一晶片和第二晶片10之间微小的尺寸差异，替代材料基底15在第一晶片10上比在第二晶片10上具有更大的器件性能提高效应。基于该分析，可以通过对替代材料基底15使用不同的材料或者通过调节替代材料基底15的厚度来稍微不同地进行随后对来自第二制造商20的相似的第二晶片10的结合操作。

根据另一些实施方案并参照图11和图12，应理解，上述的薄化和结合操作可以对硅处理部12(参见图2至图4)或hressx16(见图5至图7)的整体或者仅对这些特征件的一部分进行。例如，如图11和图12所示，上述过程优化可以说明仅需要除去硅处理部12的一部分12’并由经剖切的替代材料15’代替以实现期望水平的改善的器件性能。因此，硅处理部12的剩余部分12”可以留在原位以避免过度处理并潜在地破坏晶片10。

虽然硅处理部12的一部分12’和经剖切的替代材料基底15’示例为矩形，但是还应理解，这不是必需的并且可以提供这些特征件的其他更复杂的形状。这样的形状可以包括规则或不规则的、凹的或凸的多边形形状、具有圆形边缘或圆形角的形状、或者具有混合多边形和圆形要素的形状。此外，替代材料基底15和/或经剖切的替代材料基底15’不必由单一替代材料形成，并且实际上可以包含多种具有不同特性和特征的材料。例如，如图12所示，经剖切的替代材料基底15’可以包含排列成限定电阻率梯度的三种具有不同电阻率的不同材料，其中经剖切的替代材料基底15’的电阻率沿着经剖切的替代材料基底15’的高度尺寸降低。

以下权利要求中的所有器件或步骤和功能元件的相应结构、材料、动作和等同物旨在包括用于与具体要求保护的其他要求保护的元件结合执行功能的任何结构、材料或动作。已提供本发明的描述用于举例说明和描述的目的，但是并不旨在穷举或将本发明限于所公开的形式。在不偏离本发明的范围和精神的情况下，许多修改和改变对本领域普通技术人员而言将是明显的。选择并描述了实施方案以最好地解释本发明的原理和实际应用，并且使本领域普通技术人员能够针对各种实施方案理解本发明，所述实施方案具有适合于预期的特定用途的各种修改。

虽然已经描述了本发明的优选实施方案，但是应理解，本领域的技术人员现在和未来都可以做出落入所附权利要求的范围内的各种改进和提高。这些权利要求应被解释为保持对首次描述的本发明的适当保护。