用以降低锗NMOS晶体管的掺杂剂扩散的非选择性外延源极/漏极沉积的制作方法

背景技术：

半导体器件是利用诸如硅(si)、锗(ge)和硅锗(sige)的半导体材料的电子特性的电子组件。场效应晶体管(fet)是包括三个引出线的半导体器件：栅极、源极和漏极。fet使用通过栅极施加的电场来控制沟道的导电性，载流子(例如，电子或空穴)通过沟道从源极流至漏极。在载流子是电子的情况下，fet被称为n沟道器件，并且在载流子是空穴的情况下，fet被称为p沟道器件。用于si、ge和sige的标准掺杂剂包括用作p型(受主)掺杂剂的硼(b)以及用作n型(施主)掺杂剂的磷(p)或砷(as)。一些fet具有被称为主体或衬底的第四引出线，其可以用以对晶体管偏置。此外，金属氧化物半导体fet(mosfet)包括处于栅极与沟道之间的栅极电介质。mosfet还可以被称为金属绝缘体半导体fet(misfet)或绝缘栅极fet(igfet)。互补mos(cmos)结构使用p沟道mosfet(p-mos)和n沟道mosfet(n-mos)的组合来实现逻辑栅极和其它数字电路。

finfet是围绕半导体材料的薄带(一般被称为鳍)构建的mosfet晶体管。由于具有这样的配置的导电沟道基本上沿鳍的三个不同外侧平面区域存在，因而这样的finfet有时被称为三栅极晶体管。其它类型的finfet配置也是可用的，诸如所谓的双栅极finfet，其中，导电沟道主要仅沿鳍的两个侧壁(而不沿鳍的顶部)存在。纳米线晶体管(有时称为栅极全包围(gaa)或纳米带晶体管)被配置为类似于基于鳍的晶体管，但是没有栅极处于三个部分上(因而有三个有效栅极)的带鳍沟道区，而是将一个或多个纳米线用于沟道区，并且栅极材料通常包围每个纳米线。

附图说明

随着下文中的具体实施方式的继续以及对附图的参考，所要求保护的主题的实施例的特征和优点将变得显而易见，在附图中，同样的附图标记表示同样的部分。

图1a-1c根据本公开内容的一些实施例示出了形成包括至少一个富锗(ge)的n-mos晶体管的集成电路(ic)的方法，所述晶体管采用非选择性外延源极/漏极(s/d)沉积，以专门帮助防止s/d掺杂剂扩散到邻近沟道区内。

图2a-2t根据一些实施例示出了当执行图1a-1c的方法时形成的示例ic结构。

图3根据一些实施例示出了沿图2n中的平面a-a的示例截面图。

图4根据本公开内容的一些实施例示出了被实现具有在本文中公开的技术形成的集成电路结构和/或晶体管器件的计算系统。

通过阅读下文中结合本文描述的附图理解的具体实施方式，所给出的实施例的这些和其它特征将得到更好的理解。在附图中，可以通过同样的附图标记表示在各个附图中示出的每个完全相同或基本完全相同的组件。为了清楚起见，并未在每个附图中对标记每个组件。此外，如将认识到的是，附图未必是按比例绘制的，或意指将所描述的实施例限制为所示出的具体配置。例如，尽管一些附图通常指示直线、直角和平滑表面，但是鉴于制作工艺的现实世界局限性，所公开的技术的实际实现方式可以具有不完美的直线和直角，并且一些特征可以具有表面形貌或以其它方式呈现非平滑性。另外，在附图中的特征当中的一些特征可能包括带有图案和/或阴影的填充，提供所述填充仅是为了辅助对不同特征进行视觉上的区分。简言之，提供附图仅是为了示出示例结构。

尽管下文的具体实施方式将继续参考说明性的实施例进行，但是所述实施例的许多替代方案、修改和变化根据本公开内容将是显而易见的。

具体实施方式

公开了集成电路晶体管结构，其在具有富锗(例如，70atomic％或更高直至100atomic％的锗浓度)沟道的n-mos器件的制作期间抑制了从源极区和漏极区向邻近沟道区的n型掺杂剂(诸如磷或砷)扩散。在示例实施例中，制作工艺采用了对富n型掺杂剂的材料的非选择性源极/漏极(s/d)层沉积。与在650到750摄氏度的范围内执行的传统选择性沉积工艺相比，该工艺可以是以降低的温度执行的，例如，在450到600摄氏度的范围内。降低的温度缓解或者以其它方式抑制了否则将在较高的温度上发生的n型掺杂剂向ge沟道内的扩散的问题。此外，降低温度的非选择性沉积工艺在最终的ic产品中生成可检测的结构特征，在一些实施例中所述特征包括在s/d区上的单晶si:p(或sige:p)层的存在以及在浅沟槽隔离(sti)表面和接触沟槽侧壁表面上的非晶si:p(或sige:p)的存在。众多配置和工艺流根据本公开内容将是显而易见的。

一般概览

由于在晶体管的源极/漏极区的顶部部分处难以维持相对较高的n型掺杂剂水平，其中在所述顶部部分半导体将与金属接触，因而富ge的n-mos晶体管的制作通常是不实际的。这很大程度上是由于锗的物理特性，其中，诸如磷或砷的典型n型掺杂剂在与半导体制作工艺相关联的高温条件下容易从富ge的源极/漏极区扩散到ge沟道以及邻近绝缘体区内。在与半导体制作工艺相关联的高温条件下，该扩散尤其成问题。所得到的晶体管器件可能因金属-半导体界面处的高能垒表现出不良的s/d接触电阻，由于由掺杂剂扩散到含ge的s/d区之外导致的低掺杂剂水平，该问题不能通过隧穿克服。这样的高s/d接触电阻可能引起显著的性能劣化。随着晶体管器件按比缩小以包含更小的临界尺寸(例如，使用低于30nm技术及以后的技术)，这些由掺杂剂扩散导致的问题将进一步恶化。

因而，以及根据本公开内容的众多实施例，提供了用于形成富ge的n-mos晶体管的技术，其包括在处于450到600摄氏度的范围内的温度上对n型掺杂的富硅(例如，si:p或sige:p)材料的非选择性(s/d)层沉积，如下文将更加详细地描述的。如基于本公开可以理解的是，在本文中描述的较低温度工艺抑制了否则将在较高温度上发生的n型掺杂剂向ge沟道内的扩散的问题。

要注意的是，如在本文中使用的，“富ge”包括含有ge的主体，其包括根据原子百分比超过50％的ge，其中，可以利用任何适当材料对ge或si1-xgex(x>0.5)进行掺杂，和/或可以使ge或si1-xgex(x>0.5)与其它iv族元素(例如，根据原子百分比多达2％的碳和/或锡)形成合金。例如，在一些实施例中，富ge材料可以是n型掺杂的，诸如ge:as、ge:p、sige:p(根据原子百分比具有超过50％的ge)或sige:as(根据原子百分比具有超过50％的ge)，以提供一些示例。此外，在一些实施例中，富ge材料可以包括对碳和/或锡的合金元素添加，诸如ge:c、gesn、sige:c、sigesn、gesn:c、sigesn:c。还要注意的是，在一些实施例中，富ge可以包括ge的不同阈值浓度(根据原子百分比)，诸如至少55％、60％、65％、70％、75％、80％、85％、90％或95％。例如，在一些应用中，可能期望晶体管的富ge沟道区包括根据原子百分比至少80％的ge，或者甚至纯ge沟道的实施例，例如，诸如以实现期望的载流子迁移率。还要注意的是，如在本文中描述的给定的特征中包括富ge材料不排除包括除了ge以外的材料。例如，在一些实施例中，富ge沟道区可以包括多层结构，其包括至少一个富ge层以及至少一个非富ge层。然而，在其它实施例中，富ge特征基本上具有贯穿整个的该特征的富ge材料。此外，富ge沟道区可以包括贯穿沟道区的至少一部分的ge浓度下降，使得该沟道区可以有一个或多个部分包括根据原子百分比少于50％的ge浓度，以及甚至可以根本不包括ge成分。

另外，如在本文中使用的，“iv族半导体材料”(或“iv族材料”或通常的“iv”)包括至少一种iv族元素(例如，硅、锗、碳、锡)，诸如硅(si)、锗(ge)、硅锗(sige)等等。要注意的使，不要将iv族元素的合金与这些元素的化合物混淆。因此，在使碳与其它iv族元素中的任何元素形成合金时，所得到的合金在文中将被表达为“x:c”，其中，“x”是iv族元素或合金，并且“:c”指示与碳形成合金。例如，使硅与碳形成合金在文中可以被称为si:c(由此避免与碳化硅(sic)混淆)，使硅锗与碳形成合金在文中可以被称为sige:c，使锗与碳形成合金在文中可以被称为ge:c(由此避免与碳化锗(gec)混淆)，等等。还要注意的是，可以根据期望来调整在iv族合金中包括的元素的分子比或原子百分比。此外要注意的是，在文中使用“x:z”指示掺杂关系，其中，“x”是参杂有“z”的元素或合金，例如，通过sige:as表示参杂有砷的硅锗，或者通过sige:c:p表示参杂有磷的与碳形成合金的硅锗，以提供一些示例。通常，当提及如在本文中描述的iv族半导体材料(例如，si、sige、ge、sisn、sigesn、gesn、si:c、sige:c、ge:c、sisn:c、sigesn:c、gesn:c)时，除非以其它方式声明诸如例如可以利用多晶硅(或多晶si)的情况，如在本文中声明的，否则该iv族半导体材料具有单晶(或单晶体)结构。

在一些实施例中，所述技术可以用以使大量晶体管器件受益。例如，在一些实施例中，所述技术可以用以使一个或多个n沟道晶体管器件(其中，载流子为电子)受益，诸如n沟道mosfet(n-mos)器件。在一些实施例中，在本文中描述的技术可以用以使互补晶体管电路(例如，cmos电路)受益，其中，所述技术可以用以使组成给定的cmos电路的所包括的n沟道晶体管(例如，n-mos器件)中的一者或多者受益。此外，在一些实施例中，在本文中描述的技术可以用以使包括大量晶体管配置(诸如，平面和非平面配置)的晶体管受益，其中，非平面配置可以包括带鳍配置或finfet配置(例如，双栅极或三栅极)、栅极全包围(gaa)配置(例如，纳米线或纳米带)或其某种组合，以提供一些示例。例如，可以从在本文中描述的技术受益的其它示例晶体管器件包括少电子到单电子量子晶体管器件。

如将进一步认识到的，还可以将富ge的n-mos晶体管在相同的衬底上与其它具有无锗沟道区的晶体管器件(诸如具有硅沟道区、砷化镓沟道区、砷化铟沟道区、砷化铟镓沟道区或者成分各异的沟道区的某种组合的晶体管)混合。还要注意的是，一些沟道区对于衬底可以是原生的(即，根据衬底形成的鳍)，而其它沟道区可以是外延地提供到衬底上的。

要注意的是，如在本文中使用的，“x包括a和b中的至少一者”的表达方式指的是可以包括(例如)仅a、仅b或者a和b两者的x。为此，包括a和b中的至少一者的x不要被理解为需要a和b中的每一者的x，除非明确地声明如此。例如，“x包括a和b”的表达方式指的是明确地包括a和b两者的x。此外，对于任何大于2的数量的项目而言都是这种情况，其中，那些项目“中的至少一者”被包括在x当中。例如，如在本文中使用的，“x包括a、b和c中的至少一者”的表达方式指的是可以包括仅a、仅b、仅c、仅a和b(无c)、仅a和c(无b)、仅b和c(无a)或者a、b和c中的每一者的x。即使a、b或c中的任何一者碰巧包括多个类型或变体也是这种情况。为此，包括a、b和c中的至少一者的x不要被理解为需要a、b和c中的每一者的x，除非明确地声明如此。例如，“x包括a、b和c”的表达方式指的是明确地包括a、b和c中的每一者的x。同样地，“被包括在a和b中的至少一者中的x”指的是可以(例如)被包括在仅a中，仅b中或者a和b两者中的x。如将认识到的是，上文关于“x包括a和b中的至少一者”的论述在这里同样适用。

对文中提供的技术和结构的使用可以是使用诸如以下各项的工具可检测到的：包括扫描/透射电子显微镜(sem/tem)、扫描透射电子显微镜(stem)、纳米束电子衍射(nbd或nbed)和反射电子显微镜(rem)的电子显微镜；成分绘图；x射线晶体学或衍射(xrd)；能量色散x射线光谱仪(eds)；二次离子质谱仪(sims)；飞行时间sims(tof-sims)；原子探针成像或层析成像；局部电极原子探针(leap)技术；3d层析成像；或者高分辨率物理或化学分析等等一些适当的示例分析工具。具体而言，在一些实施例中，这样的工具可以指示集成电路(ic)包括至少一个富ge的n-mos晶体管，所述晶体管包括在s/d区上的单晶si:p(或sige:p)以及在浅沟槽隔离(sti)表面和接触沟槽侧壁表面上的非晶或多晶si:p(或sige:p)，如在本文中描述的。

在一些实施例中，可以基于从在本文中描述的技术和结构取得的益处来检测所述技术和结构，诸如通过观测未表现出因向沟道区内的扩散导致的抑制的掺杂剂(例如，p或as)水平的富ge的n-mos源极/漏极鳍结构(例如，与未采用在本文中描述的技术的富ge的n-mos晶体管相比)，这是由于如在本文中描述的低温工艺导致的。因此，在一些实施例中，在本文中描述的技术可以利用低于30纳米技术和以后的技术使能形成增强性能的富ge晶体管器件，所述晶体管器件也可以被检测和测量。众多配置和变体根据本公开内容将是显而易见的。

方法和架构

图1(1a、1b和1c)根据本公开内容的一些实施例示出了通过以降低的温度的非选择性s/d层沉积工艺形成包括至少一个富ge的n-mos晶体管的集成电路(ic)的方法100，以专门帮助防止或者以其它方式禁止s/dn型掺杂剂扩散到ge沟道区内。图2a-t根据一些实施例示出了当执行图1的方法100时形成的示例ic结构。为了便于说明，图2a-t的结构主要是在形成带鳍或者finfet晶体管配置(例如，三栅极晶体管配置)的上下文中描绘和描述的。然而，在一些实施例中，所述技术可以用以形成具有任何适当几何结构或配置的晶体管，如可以基于本公开内容理解的。还要注意的是，所述技术和结构主要是在形成金属氧化物半导体场效应晶体管(mosfet)的上下文中描绘和描述的。然而，除非以其它方式声明，否则本公开内容不旨在受到这样的限制。还要注意的是，方法100包括了示出可以根据一些实施例采用的后栅极晶体管制作工艺流的主要路径。然而，在其它实施例中，可以转而采用先栅极工艺流，如在本文中将描述的(并且其将利用在图1的替代先栅极流100’指示符来示出)。众多变体和配置根据本公开内容将是显而易见的。

根据一些实施例，图1(现在参考图1a)的方法100包括对衬底上的硬掩模进行图案化102，诸如对图2a的衬底200上的硬掩模210a进行图案化，以形成图2b的示例结构210b。在一些实施例中，硬掩模210a可以是使用如根据本公开内容将显而易见的任何适当技术沉积或者以其它方式形成于衬底200上的。例如，硬掩模210a可以是使用化学气相沉积(cvd)、原子层沉积(ald)、物理气相沉积(pvd)、旋涂工艺和/或在衬底200上形成硬掩模210a的任何其它适当工艺来均厚(blanket)沉积或以其它方式生长于衬底200上的。在一些情况下，可以在沉积对硬掩模210a的材料的沉积之前对在其上将沉积硬掩模210a的衬底200的顶表面进行处理(例如，经由化学处理、热处理等)。在均厚形成于衬底200上之后，可以使用任何适当技术(诸如一种或多种光刻和蚀刻工艺)对硬掩模210a进行图案化，例如以生成结构210b。例如，硬掩模210a可以包括任何适当材料，诸如氧化物材料、氮化物材料和/或任何其它适当掩模材料。具体的氧化物材料和氮化物材料可以包括氧化硅、氧化钛、氧化铪、氧化铝、氮化硅和氮化钛，这里仅举出一些示例。在一些情况下，例如，硬掩模210a的材料可以是基于衬底200的材料来选择的。

在一些实施例中，衬底200可以是：包括iv族半导体材料(例如，si、ge、sige)、iii-v族半导体材料(例如，gaas、gaassb、gaasin)和/或根据本公开内容将显而易见的任何其它适当材料的体块衬底；绝缘体上x(xoi)结构，其中，x是前述材料(例如，iv族和/或iii-v族半导体材料)中的一者，并且绝缘体材料是氧化物材料或电介质材料或某种其它电绝缘材料，使得xoi结构包括处于两个半导体层之间的电绝缘材料层；或者某种其它适当的多层结构，其中，顶层包括前述半导体材料(例如，iv族和/或iii-v族半导体材料)中的一者。在本文中对“iv族半导体材料”(或“iv族材料”或通常是“iv”)的使用包括至少一种iv族元素(例如，硅、锗、碳、锡)，诸如硅(si)、锗(ge)、硅锗(sige)等等。在本文中对“iii-v族半导体材料”(或“iii-v族材料”或通常是“iii-v”)的使用包括至少一种iii族元素(例如，铝、镓、铟)和至少一种v族元素(例如，氮、磷、砷、锑、铋)，诸如砷化镓(gaas)、砷化镓铟(ingaas)、砷化铝铟(inalas)、磷化镓(gap)、锑化镓(gasb)、磷化铟(inp)等等。要注意的是，例如，iii族还可以被称为硼族或iupac族13、iv族还可以被称为碳族或iupac族14，以及v族还可以被称为氮族或iupac族15。在一些实施例中，衬底200可以包括要在一个或多个晶体管的沟道区内使用的富ge材料。

在一些实施例中，衬底200可以参杂有任何适当的n型和/或p型掺杂剂。例如，在si衬底的情况中，可以使用适当的受主(例如，硼)对si进行p型掺杂，或者可以使用适当的施主(例如，磷、砷)对si进行n型掺杂，以提供一些示例情况。然而，在一些实施例中，例如，衬底200可以是未掺杂/本征的或者相对最低地掺杂的(诸如包括小于1e16原子每立方厘米的掺杂浓度)。在一些实施例中，衬底200可以包括通过米勒指数(100)、(110)或(111)或其等效物描述的表面晶体取向，如根据本公开内容将是显而易见的。例如，尽管为了便于说明，在该示例实施例中将衬底200示为具有与在后续结构中示出的其它层类似的厚度(以y轴方向的尺寸)，但是在一些情况下，衬底200可以比所述其它层更加厚，诸如具有在50到950微米的范围内的厚度，或者根据本公开内容将显而易见的任何其它适当厚度。在一些实施例中，衬底200可以用于一个或多个其它ic器件，诸如各种二极管(例如，发光二极管(led)或激光二极管)、各种晶体管(例如，mosfet或tfet)、各种电容器(例如，moscap)、各种微机电系统(mems)、各种纳米机电系统(nems)、各种射频(rf)器件、各种传感器或者任何其它适当半导体或ic器件，这取决于最终用途或目标应用。相应地，在一些实施例中，在文中描述的结构可以被包括在片上系统(soc)应用中，如根据本公开内容将是显而易见的。

根据一些实施例，图1的方法100将继续执行104a浅沟槽凹陷(str)蚀刻，以从衬底200形成鳍202，由此形成在图2c中示出的得到的示例结构。在一些实施例中，用以形成沟槽215和鳍202的str蚀刻104可以包括任何适当技术，诸如各种掩模工艺以及湿法和/或干法蚀刻工艺。在一些情况下，str蚀刻104可以是原位或者在没有空气隔断的情况下执行的，而在其它情况下，例如，str蚀刻104可以是异位执行的。沟槽215可以是以变化的宽度(沿x轴方向的尺寸)和深度(沿y轴方向的尺寸)形成的，如可以基于本公开内容理解的。例如，可以执行多个硬掩模图案化102和str蚀刻104工艺，以实现在鳍202之间的沟槽215中的变化的深度。鳍202可以被形成为具有变化的宽度fw(沿x轴方向的尺寸)和高度fh(沿y轴方向的尺寸)。要注意的是，尽管硬掩模结构210b仍然存在于图2c的示例结构中，但是在一些情况下未必如此，因为其可能(例如)在str蚀刻期间被消耗掉了。此外要注意的是，虽然为了便于说明将鳍202示为在本质上相对呈矩形(具有直边和平的顶部)，但是在实际上，鳍可以包括渐缩轮廓，其中，鳍的顶部比鳍的基部窄(如在垂直于所述鳍取得的截面中看到的)。此外，鳍的最顶部可以是圆化的，而非平的。将认识到众多其它现实世界几何结构。

在一些实施例中，例如，鳍宽度fw(沿水平方向或x轴方向的尺寸)可以在2-400nm的范围内(或者在2-10、2-20、2-50、2-100、2-200、4-10、4-20、4-50、4-100、4-200、4-400、5-20、10-20、10-50、10-100、10-200、10-400、50-100、50-200、50-400、100-400nm的子范围内或者在任何其它子范围内)或者可以是如根据本公开内容将显而易见的任何其它适当值或范围。在一些实施例中，例如，鳍高度fh(沿垂直方向或y轴方向的尺寸)可以在4-800nm的范围内(或者在4-10、4-20、4-50、4-100、4-200、4-400、10-20、10-50、10-80、10-100、10-200、10-400、10-800、50-100、50-200、50-400、50-800、100-400、100-800、400-800nm的子范围内或在任何其它子范围内)或者可以是如根据本公开内容将显而易见的任何其它适当值或范围。在一些实施例中，鳍高度fh可以是至少10、25、35、50、75、100、125、150、175、200、300、400、500、600、700或800nm高，或者可以是如根据本公开内容将显而易见的任何其它期望的高度。在一些实施例中，鳍的高度与宽度之比(fh:fw)可以大于1，诸如大于1.5、2、2.5、3、3.5、4、4.5、5、6、7、8、9或10，或大于根据本公开内容将显而易见的任何其它适当阈值比。要注意的是，在该示例结构中，为了便于说明，沟槽215和鳍202各自被示为具有基本上相同的大小和形状；然而，本公开内容不旨在受到这样的限制。例如，在一些实施例中，鳍202可以被形成为具有变化的高度f、变化的宽度fw、变化的起始点(或者变化的起始高度)、变化的形状和/或如根据本公开将显而易见的任何其它适当的变化。此外，沟槽215可以被形成为具有变化的深度、变化的宽度、变化的起始点(或变化的起始深度)、变化的形状和/或如根据本公开内容将显而易见的任何其它适当的变化。此外要注意的是，尽管为了便于说明在图2c的示例结构中示出了四个鳍202，但是可以形成任何数量的鳍，诸如一个、两个、三个、五个、十个、几百、几千、几百万等等，如可以基于本公开内容理解的。图2d说明了在图2c示出的示例结构的截面(2维)图以供参考。

根据一些实施例，图1的方法100继续沉积106浅沟槽隔离(sti)材料220，以形成图2e的示例所得结构。sti材料220的沉积106可以包括任何适当的沉积技术，诸如在本文中描述的那些技术(例如，cvd、ald、pvd)或者任何其它适当沉积工艺。在一些实施例中，sti材料220(其可以被称为sti层或sti结构)可以包括任何适当电绝缘材料，诸如一种或多种电介质、氧化物(例如，二氧化硅)和/或氮化物(例如，氮化硅)材料。在一些实施例中，sti层220的材料可以是基于衬底200的材料来选择的。例如，在si衬底的情况下，sti材料可以被选择为二氧化硅或氮化硅，以提供一些示例。根据一些实施例，图1的方法100进一步继续对该结构进行平面化/抛光108，以形成图2f的示例所得结构。例如，在形成sti材料220之后执行的平面化和/或抛光工艺可以包括任何适当技术，诸如化学机械平面化/抛光(cmp)工艺。要注意的是，在该示例实施例中，可以通过该平面化去除硬掩模210b。在其它实施例中，硬掩模210b可以保留。

图1的方法100继续对原生鳍材料202进行凹陷110。在去除鳍202并且利用替代半导体材料(要在一个或多个晶体管器件的沟道区中使用)对其进行替代的实施例中，图2f的结构使能这样的工艺。例如，从图2f的结构继续至图2g的结构，可以使用选择性蚀刻工艺对鳍202进行凹陷或者将其去除(例如，对于给定的蚀刻剂而言，可以相对于sti层220的绝缘体材料选择性地去除鳍202的半导体材料)，以在sti材料220之间形成在其中能够沉积/生长(例如，使用任何适当的技术，诸如cvd、金属有机cvd(mocvd)、ald、分子束外延(mbe)、pvd)替代半导体材料的鳍状沟槽209。从一个实施例到下一实施例，蚀刻凹陷的深度可以变化。在示出的实施例中，留下原生鳍的部分，以便提供在其上能够沉积替代鳍材料的基座或鳍根207。在其它实施例中，可以完全去除原生鳍，以便使其与衬底200的顶表面平齐，因而不提供基座或鳍根，或甚至使原生鳍处于衬底200的顶表面以下，以便提供反转的基座或鳍根。

图1的方法100继续对替代半导体鳍材料的沉积112。例如，根据一些实施例，图2h示出了凹陷和替代工艺，以形成替代材料鳍230。替代鳍230(以及通常形成的任何替代鳍)可以包括任何适当的半导体材料(例如，iv和/或iii-v族半导体材料)。例如，可以通过在这样的工艺期间去除原生si鳍并且利用sige或ge材料对其进行替代来形成包括sige或ge的替代鳍，以提供一些示例。此外，替代鳍230可以包括任何适当的n型或p型掺杂剂，或者可以是未掺杂或轻度掺杂的。在一些实施例中，可以使用替代工艺形成图2h的替代材料鳍，诸如图2h的替代鳍230。例如，在一些实施例中，替代材料鳍可以是通过在衬底上均厚生长替代材料(例如，使用外延沉积工艺)，以及然后将替代材料图案化为替代材料鳍来形成的，以提供示例替代方案。要注意的是，利用图案/阴影示出替代鳍230仅是为了辅助视觉上识别该特征。在任何这样的情况下，可以使所得结构平面化，以提供相对平坦的顶表面，如在图2h大体上示出的。

根据一些实施例，图1的方法100继续对鳍之间的sti材料220进行凹陷114，如在图2i中示出的，以使得鳍230的至少部分231从sti平面突出，由此形成在图2i中示出的所得示例结构。可以使用任何适当技术执行凹陷工艺114，诸如使用一种或多种允许sti材料220相对于鳍230的材料选择性地凹陷的湿法和/或干法蚀刻工艺，和/或使用如根据本公开内容将显而易见的任何其它适当工艺。如可以基于本公开内容理解的，鳍230的露出部分231可以用以提供一个或多个晶体管的沟道区，使得(例如)鳍部分231(在已经执行凹陷114之后鳍230的处于sti层220的顶部平面以上的部分)在本文中可以称为沟道部分。更具体而言，处于要后续形成的栅极结构之下的鳍部分231通常被称为沟道部分，其中，要在沟道部分的两侧形成源极区和漏极区，以使沟道处于源极区和漏极区之间。此外，鳍230的处于sti层220的顶部平面以下的部分被指示为部分232，其中，这样的部分可以(例如)被称为沟道下部分。

如在图2i中示出的，鳍230的突出到sti层220的顶部平面以上的部分231具有被指示为fh的鳍高度，其可以在4-800nm的范围中(例如，在4-10、4-20、4-50、4-100、4-200、4-400、10-20、10-50、10-80、10-100、10-200、10-400、10-800、50-100、50-200、50-400、50-800、100-400、100-800、400-800nm的子范围中或在某个其它子范围中)或者可以是如根据本公开内容将显而易见的任何其它值或范围。在一些具体实施例中，鳍高度fh可以是至少10、25、35、50、75、100、125、150、175、200、300、400、500、600、700或800nm高。还要注意的是，在采用平面晶体管配置的实施例中，可以不需要执行凹陷工艺114，因为(例如)晶体管可以使用如在图2h中示出的半导体主体230的顶表面来形成。

要注意的是，在图2i的示例实施例中，全部鳍均被示为被替代；然而本公开内容不旨在受到这样的限制。在一些实施例中，如在图2j中示出的，仅子集可以被替代(例如，使得一些替代鳍230可用于后续工艺，以及一些原生鳍202保留以用于后续工艺)。图2j’以透视图对此进行说明。

此外，在一些实施例中，可以通过掩蔽对于每个替代鳍子集工艺而言将不受处理的区域而根据期望执行许多次凹陷和替代工艺，以根据期望形成许多替代鳍子集。例如，在图2k中对此进行说明，其中示出了替代鳍230和240的两个不同子集。在一些这样的实施例中，第一替代鳍子集可以是针对n沟道晶体管形成的(例如，其中第一替代材料被选择为提高电子迁移率)，以及第二替代鳍子集可以是针对p沟道晶体管形成的(例如，其中第二替代材料被选择为提高空穴迁移率)。因此，例如，去除原生鳍202中的一些原生鳍并且利用第一材料230(例如，富ge材料)对其进行替代，并且去除原生鳍202中的其它鳍并利用第二材料240(例如，iii-v材料)对其进行替代。图2k’以透视图对此进行例示。

此外，在一些实施例中，可以形成多层替代鳍，以使能在一个或多个晶体管的沟道区中后续形成纳米线或纳米带，其中，在多层替代鳍中的一些层是牺牲层，并且旨在经由选择性蚀刻被去除(例如，在替代栅极工艺期间)。可以使用众多这样的鳍替代方案，如将是显而易见的。

根据一些实施例，图1(现在参考图1b)的方法100继续可选地形成116虚设栅极堆叠，以形成图2l的示例所得结构。回想在本文中方法100主要是在后栅极制作工艺流的上下文中描述的，其中，工艺包括形成虚设栅极堆叠，执行s/d工艺，以及然后形成在对s/d区进行处理之后的最终的栅极堆叠。然而，在其它实施例中，可以使用先栅极工艺流执行所述技术。在这样的示例情况下，将不执行工艺116(形成虚设栅极堆叠)，以及因此工艺116在一些实施例(诸如采用先栅极工艺流的那些实施例)中是可选的。例如，这将通过用于执行120最终栅极堆叠工艺的替代位置(其被示为在图1中的可选先栅极流100’)来反映，其中，在采用先栅极工艺流的实施例中，执行120最终栅极堆叠工艺将转而发生在框116的位置处。然而，对方法100的描述将继续使用后栅极工艺流，以允许这样的流程(其通常包括额外的工艺)是充分描述的。

在该实施例中，继续形成116虚设栅极堆叠，这样的虚设栅极堆叠(在采用的情况下)可以包括虚设栅极电介质242和虚设栅电极244，由此形成图2l的示例所得结构。在该示例实施例中，虚设栅极电介质242(例如，虚设氧化物材料)和虚设栅电极244(例如，虚设多晶硅材料)可以用于替代栅极工艺。要注意的是，还形成了处于虚设栅极堆叠的两侧的栅极间隔体250，并且(例如)这样的栅极间隔体250可以用以帮助确定沟道长度和/或帮助替代栅极工艺。如可以基于本公开内容理解的，虚设栅极堆叠(和栅极间隔体250)可以帮助限定每个晶体管器件的沟道区和源极/漏极(s/d)区，其中，沟道区处于虚设栅极堆叠以下(因为其将处于最终栅极堆叠以下)，以及s/d区处于沟道区的两侧并且与沟道区邻近。要注意的是，由于在正在形成带鳍晶体管的上下文中描述所述ic结构，因而最终栅极堆叠还将与鳍的两侧邻近，这是因为在采用带鳍(例如，finfet)配置的实施例中栅极堆叠将沿带鳍沟道区的顶部和相反侧壁存在。

虚设栅极堆叠的形成可以包括沉积虚设栅极电介质材料242和虚设栅电极材料244，对虚设栅极堆叠图案化，沉积栅极间隔体材料250以及执行间隔体蚀刻，以形成(例如)在图2l中示出的结构。栅极间隔体250可以包括任何适当材料，诸如任何适当的电绝缘体、电介质、氧化物(例如，氧化硅)和/或氮化物(例如，氮化硅)材料，如根据本公开内容将显而易见的。要注意的是，在一些实施例中，如先前描述的，在本文中描述的技术不需要包括形成虚设栅极堆叠，以便可以在第一实例中形成最终栅极堆叠。无论如何，最终结构将包括最终栅极堆叠，如根据本公开内容将显而易见的。另外要注意的是，在一些实施例中，例如，可以在虚设栅极堆叠之上形成硬掩模(其还可以形成于栅极间隔体250之上或者可以不形成于其上)，以在后续工艺中保护虚设栅极堆叠。对硬掩模210的先前相关描述同等得适用于这样的硬掩模特征(在采用的情况下)。

根据一些实施例，图1的方法100继续执行118源极/漏极(s/d)区工艺，以形成图2m的示例所得结构。s/d区工艺118可以包括蚀刻和替代工艺，其中，在s/d区内通过选择性蚀刻或者任何其它适当蚀刻方案来去除替代鳍230的部分。将认识到的是，在一些实施例中，该工艺仅去除替代材料的部分。在又一些其它实施例中，所述工艺可以去除在源极/漏极中的整个替代材料以及原生选择鳍的部分。

所述工艺可以继续新s/d材料的外延沉积，由此形成体块s/d区261(例如，p-mos)和262(例如，n-mos)，如在图2m中示出的。在一些实施例中，s/d区261、262可以是使用任何适当技术形成的，诸如在本文中描述的沉积工艺(cvd、ald、pvd、mbe)中的一者或多者，和/或如根据本公开内容将显而易见的任何其它适当工艺。在一些这样的实施例中，s/d区261、262可以是使用选择性的沉积工艺形成的，例如以使所述特征的材料仅从或者显著地仅从露出的半导体材料生长(或者仅以单晶结构生长)，如可以基于本公开内容理解的。

n-moss/d区262是使用要创建虚设s/d区(例如，包含si或sige材料)的无掺杂沉积工艺形成的虚设s/d区，以消除n型掺杂剂(例如，p或as)向沟道区内扩散的风险。之后在该工艺流中将利用掺杂s/d区替代这些虚设s/d区262，如下文所述。

在一些实施例中，p-moss/d区261是鳍(202、230、240)的注入掺杂部分。

要注意的是，s/d区261、262在本文中被这样称呼是为了便于描述，但是每个s/d区可以是源极区或漏极区，使得对应的s/d区(处于沟道区的另一侧上的，以及因此处于虚设栅极堆叠的另一侧上的)是源极区和漏极区中的另一者，由此形成源极和漏极区对。例如，如在图2m中示出的，有三个沟道区和三个对应的s/d区对261、262、261。

在一些实施例中，s/d区可以包括如根据本公开内容将显而易见的任何适当半导体材料，诸如单晶iv族半导体材料。例如，给定的s/d区可以包括si、ge、sn和c中的至少一者。在一些实施例中，给定的p-moss/d区可以包括或者可以不包括p型掺杂剂(诸如在本文中描述的方案中的一种方案中)。在存在掺杂剂的情况下，例如，可以以在1e17到5e21原子每立方厘米的范围内的或者更高的浓度包括掺杂剂。在一些实施例中，给定的s/d区可以包括特征内的一种或多种材料的浓度的渐变(例如，提高和/或降低)，诸如半导体材料成分浓度的渐变和/或掺杂剂浓度的渐变。例如，在一些这样的实施例中，被包括在给定的s/d区内的掺杂剂浓度可以发生渐变，使得其在对应的沟道区附近较低，并且在对应的s/d接触附近较高，这可以是使用任何适当工艺实现的，诸如调节在反应剂流中的掺杂剂量(例如，在原位掺杂方案期间)，以提供示例。在一些实施例中，给定的s/d区可以升高，使得其延伸得比对应沟道区更高(例如，沿垂直或y轴方向)。

在一些实施例中，s/d区261、262可以具有不同形状和配置，取决于所使用的形成工艺，如根据本公开内容将是显而易见的。例如，在图2m的示例结构中，s/d区包括三维菱形形状，其如示出的具有晶面化(例如，采取{111}晶面化)的两个顶表面。根据一些实施例，可以形成其它示例结构，包括圆化(或曲面化)并且非晶面化的顶部，以及圆化或曲面化s/d区可以沿x轴方向延伸超过下层的鳍下部分。如可以基于本公开内容理解的，包括任何形状(诸如s/d区261、262的菱形形状或者圆化形状)的s/d区均可以受益于在本文中描述的技术。

在一些实施例中，可以对在对应的s/d区对中的s/d区中的一个s/d区(诸如处于虚设栅极堆叠的一侧上的区261)进行与在该对中的另一s/d区(诸如处于虚设栅极堆叠的相反侧上的区261)分别的处理，使得对应的s/d对可以包括不同的材料、掺杂剂类型、掺杂剂浓度、大小、形状以及/或者如可以基于本公开内容理解的任何其它适当差异。

根据一些实施例，图1的方法100继续执行120最终栅极堆叠工艺，以形成图2n的示例所得结构。如在图2n示出的，在示例实施例中的工艺包括在图2n的结构上沉积层间电介质(ild)层270，接着是平面化和/或抛光(例如，cmp)，以露出虚设栅极堆叠。要注意的是，ild层270可以包括多层结构，尽管其被示为单层。此外要注意的是，在一些情况下，ild层270和sti材料220可以不包括在图2n中示出的清晰界面，尤其是在例如ild层270和sti材料220包括相同的电介质材料的情况下(例如，其中两者包括二氧化硅)。通常，ild层270可以包括任何期望的电绝缘体、电介质、氧化物(例如，氧化硅)和/或氮化物(例如，氮化硅)材料，如根据本公开内容将显而易见的。在一些实施例中，ild层270可以被称为未掺杂绝缘层。

在该示例实施例中，栅极堆叠工艺继续去除虚设栅极堆叠(包括虚设栅极244和虚设栅极电介质242)，以允许形成最终栅极堆叠。回想在一些实施例中，可以使用先栅极流执行包括栅极电介质282和栅电极284的最终栅极堆叠的形成。在这样的实施例中，可以替代性地在框116处执行最终栅极堆叠工艺，而非形成虚设栅极堆叠。然而，在该示例实施例中，最终栅极堆叠是使用后栅极流(还被称为替代栅极或替代金属栅极(rmg)工艺)形成的。不管是采用先栅极工艺还是后栅极工艺，最终栅极堆叠都可以包括如在图2n中示出的并且如在本文中描述的栅极电介质282和栅电极284。

要注意的是，当去除虚设栅极时，鳍202(或替代鳍230、240)的沟道区(其是鳍的被虚设栅极堆叠覆盖的部分)露出，以允许对那些沟道区进行任何期望的处理。对给定的沟道区的这样的处理可以包括各种不同技术，诸如去除沟道区并利用替代材料对其进行替代，根据期望来掺杂沟道区，针对栅极全包围(gaa)晶体管配置将沟道区形成为如在图2n’中示出的一条或多条纳米线275(或纳米带)，包覆沟道区，对沟道区清洁/抛光，和/或如根据本公开内容将显而易见的任何其它适当工艺。

在一些实施例中，晶体管器件的给定的沟道区可以包括单晶富ge的iv族半导体材料，诸如单晶ge或者根据原子百分比具有高于50％的ge的单晶sige以及/或者如根据本公开内容将显而易见的任何其它适当材料。通常，给定的沟道区可以包括硅(si)和锗(ge)中的至少一者，以提供一些示例。在一些实施例中，沟道区可以是轻度掺杂的(例如，具有任何适当n型和/或p型掺杂剂)或者本征/未掺杂的(或者标称未掺杂的，其具有小于1e16原子每立方厘米的掺杂剂浓度)，取决于具体配置。在一些实施例中，给定的沟道区可以包括特征内的一种或多种材料的浓度的渐变(例如，提高和/或降低)，例如，诸如半导体材料成分浓度的渐变和/或掺杂剂浓度的渐变。在一些实施例中，给定的沟道区可以包括多层结构，该多层结构包括至少两个成分上不同的材料层。如可以基于本公开内容理解的，在该示例实施例中，沟道区至少处于栅极堆叠以下。例如，在带鳍晶体管配置的情况下，沟道区可以处于栅极堆叠以下以及处于栅极堆叠之间，因为该堆叠形成于半导体主体或鳍的顶部和相反侧上。然而，如果晶体管器件是倒置的，并且接合到将是最终衬底的东西上，则沟道区可以处于栅极以上。因此，通常，根据一些实施例，栅极结构和沟道区可以包括靠近关系，其中，栅极结构在沟道区附近，使得其能够以电学方式对沟道区施加控制。此外，在纳米线275(或纳米带或gaa)晶体管配置的情况下，栅极堆叠可以完全包围在沟道区内的每个纳米线/纳米带(或者至少基本上包围每个纳米线，诸如包围每个纳米线的至少70％、80％或90％)。此外，在平面晶体管配置的情况下，栅极堆叠可以简单地处于沟道区以上。

要注意的是，s/d区261、262与对应的沟道区的两侧邻近，诸如可以在图2n中看出。另外要注意的是，使用在本文中描述的技术形成的晶体管的配置/几何结构可以主要是基于该晶体管的相应沟道区的形状描述的。例如，纳米线(或纳米带或gaa)晶体管可以被这样称呼是因为在该晶体管的沟道区内包含如在图2n’中示出的一条或多条纳米线275(或纳米带)，并且因为栅极堆叠(包括栅极)包裹(或者至少基本上包裹)每条纳米线(或纳米带)。然而，例如，晶体管类型(例如，mosfet、tfet、fffet或其它适当类型)可以是基于源极区、沟道区和漏极区的掺杂和/或操作方案描述的，以及因此那些相应的区可以用以确定给定的晶体管的类型或分类。例如，mosfet晶体管和tfet晶体管可以在结构上非常类似(或者相同)，但是它们包括不同的掺杂方案(例如，mosfet的p-p或n-n源极-漏极掺杂方案对比tfet的p-n或n-p源极-漏极掺杂方案)。

根据一些实施例，在去除了虚设栅极并且执行了任何期望的沟道区处理之后，继续执行120最终栅极堆叠工艺，然后可以形成最终栅极堆叠。在该示例实施例中，最终栅极堆叠包括栅极电介质282和栅电极284，如在图2n中示出的。栅极电介质282可以包括任何适当的电介质(诸如二氧化硅和/或高k电介质材料)，如根据本公开内容将是显而易见的。高k电介质材料的示例包括(例如)氧化铪、氧化硅铪、氧化镧、氧化铝镧、氧化锆、氧化硅锆、氧化钽、氧化钛、氧化钛锶钡、氧化钛钡、氧化钛锶、氧化钇、氧化铝、氧化钽钪铅以及铌酸锌铅，以提供一些示例。在一些实施例中，当使用高k电介质材料时，可以对栅极电介质282执行退火工艺，以提高其质量。栅电极284可以包括较宽范围的材料，诸如各种适当的金属或金属合金，诸如铝(al)、钨(w)、钛(ti)、钽(ta)、铜(cu)以及其碳化物和氮化物。在一些实施例中，例如，栅极电介质282和/或栅电极284可以包括两个或更多个材料层的的多层结构。例如，在一个实施例中，栅极电介质包括处于沟道区上的二氧化硅的第一层以及处于第一层上的氧化铪的第二层。栅电极可以包括(例如)金属插塞连同一个或多个功函数层、电阻抑制层和/或势垒层。在一些实施例中，栅极电介质282和/或栅电极284可以包括使在所述特征的至少一部分中的一种或多种材料的含量/浓度渐变(例如，提高和/或降低)。要注意的是，尽管在图2n的示例实施例中栅极电介质282仅被示为处于栅电极284以下，但是在其它实施例中，例如，栅极电介质282还可以存在于栅电极284的一侧或两侧上，使得栅极电介质282呈u形(按照截面轮廓)，还可以处于栅电极284与一个或两个栅极间隔体250之间。众多不同的栅极堆叠配置根据本公开内容将是显而易见的。

图2n’示出了在沟道区内包括纳米线275的另一实施例，如先前描述的。在一些实施例中，纳米线(或纳米带)可以根据原子百分比包括至少70％的锗。

根据一些实施例，图1的方法100继续形成122处于s/d区261、262以上的s/d接触沟槽290，如在图2n、2p和2q中示出的。图2p和2q从变化的视角示出了接触沟槽。在一些这样的实施例中，接触沟槽290可以是使用任何适当的技术形成的，诸如执行一种或多种湿法和/或干法蚀刻工艺以去除如示出的ild层270的部分，和/或执行如根据本公开内容将显而易见的任何其它适当工艺。这样的蚀刻工艺可以被称为s/d接触沟槽蚀刻工艺，或简称为接触沟槽蚀刻工艺。此外，在一些这样的实施例中，例如，ild可以首先被图案化，以便将不经由接触沟槽蚀刻工艺被去除的区域被掩蔽。在一些实施例中，在执行接触沟槽蚀刻工艺之前可能已经在s/d区261、262上形成了一个或多个蚀刻停止层，以帮助该工艺的控制能力(例如，以帮助停止蚀刻，继而帮助防止该蚀刻以不期望的方式消耗s/d区的材料)。在一些这样的实施例中，蚀刻停止层可以包括与ild270材料不类似的绝缘体材料(例如，以提供相对的蚀刻选择性)和/或对于接触沟槽蚀刻有复原力的材料，诸如基于碳的蚀刻停止层(例如，其具有在1-80％的范围内的碳浓度)。

根据一些实施例，图1的方法100继续执行124去除虚设n-moss/d区262的差异化蚀刻，以形成图2r的示例所得结构。利用包含si的虚设n-moss/d材料的差异化蚀刻特性来去除虚设n-moss/d区262，同时保留ge沟道材料。在一些实施例中，可以在不对所得结构造成伤害的情况下无意地蚀刻到下层的si鳍的部分。在一些实施例中，可以对p-moss/d区261施加掩模，以防止对这些结构的蚀刻。

根据一些实施例，图1的方法100使用低温非选择性沉积工艺继续执行126生长新s/d区263的n-mos材料沉积，以形成图2s的示例所得结构。该沉积是通过开放的接触沟槽290执行的。可以在维持足够低的温度以抑制或者消除向沟道的掺杂剂扩散的同时，以服从高产量制造的沉积速率执行该非选择性沉积工艺。在一些实施例中，所得的掺杂剂轮廓在小于10nm的距离上可以处于5e20个原子每立方厘米到1e17个原子每立方厘米的范围内，其中，处于n-mos沟道的中心的n型掺杂剂浓度小于1e17个原子每立方厘米。

所述非选择性沉积工艺在s/d区263上产生了单晶si:p或sige:p的层265并且在sti表面和接触沟槽侧壁表面上产生了多晶或非晶si:p或sige:p的层266，如还图2s中示出的。在一些实施例中，这些层可以具有在5到100nm的范围内的厚度。

在一些实施例中，该非选择性沉积工艺可以是利用诸如硅烷、乙硅烷或高阶硅烷氰化物的硅前体在450摄氏度到600摄氏度的范围内的温度上并且以在5到500托的范围内的压强执行的。在一些实施例中，磷可以用作原位掺杂剂。在一些实施例中，可以通过额外采用氢化锗前体来进一步加速该工艺。

根据一些实施例，在通过n-mos接触沟槽执行非选择性沉积之后，通过平面化将多余的si:p或sige:p从顶部去除，以及可选通过干法蚀刻对其进行凹陷，以容纳接触金属，以形成图2s’的示例所得结构。

根据一些实施例，图1的方法100继续执行128s/d接触工艺，以形成图2t的示例所得结构。接触工艺128包括在s/d区261、263以上形成s/d接触291(在图2t中仅针对263示出)。在图2t的示例结构中，可以理解的是，s/d接触291电力地连接到s/d区261、263，以及在一些情况下，它们还可以与这些s/d区物理接触。在一些实施例中，s/d接触291可以是使用任何适当技术形成的，诸如在接触沟槽290中沉积金属或金属合金(或其它适当导电材料)。在一些实施例中，s/d接触291形成可以包括硅化、锗化和/或退火工艺，例如，其中可以执行这样的工艺以在形成体块接触金属结构之前形成居间接触层。在一些实施例中，s/d接触291可以包括铝、铜、钴或钨，尽管可以使用任何适当导电金属或合金，例如，诸如银、镍-铂或镍-铝。通常，在一些实施例中，例如，s/d接触291中的一者或多者可以包括电阻抑制金属和接触插塞金属，或者仅包括接触插塞。示例接触电阻抑制金属包括(例如)镍、铝、钛、钽、镍-铂或者镍-铝和/或其它这样的电阻抑制和/或扩散阻挡金属或合金。在一些实施例中，s/d接触291可以采用低功函数金属材料和/或高功函数金属材料，取决于具体配置。在一些实施例中，在s/d接触区内可以存在额外的层，诸如粘合层(例如，氮化钛)和/或内衬或阻挡层(例如，氮化钽)，如果期望如此的话。

根据一些实施例，图1的方法100继续按照期望完成130集成电路(ic)工艺。例如，这样的完成ic的额外工艺可以包括后端或后道工序(beol)工艺，以形成一个或多个金属化层，和/或使在前端或前道工序(feol)工艺期间形成的晶体管器件互连。可以执行任何适当的工艺，如根据本公开内容将显而易见的。要注意的是，为了便于描述，方法100的工艺102-130是以特定顺序示出的。然而，可以以不同的顺序执行或者可以根本不执行工艺102-130中的一者或多者。例如，框116是在采用先栅极工艺流的实施例中不需要执行的可选工艺。回想所述技术可以用以形成很多不同晶体管类型和配置。尽管所述技术主要是在执行低温非选择性沉积来抑制不期望的从具有富ge沟道区的给定的n-mos晶体管的源极/漏极结构向沟道区的n型杂质扩散的上下文中描绘和描述的，但是本公开内容不旨在受到这样的限制，因为在一些实施例中，所述技术可以用以仅使给定的沟道区的一侧而非另一侧受益。很多变体和配置根据本公开内容将是显而易见的。

图3根据一些实施例示出了沿图2n的平面a-a的示例截面图。提供图3的截面图以辅助对图2n的结构的不同特征的说明。因此，关于每个类似编号的特征的相关描述同等地适用于图3。然而，要注意的是，为了便于说明，在图3中示出的特征的尺寸可以相对于在图2n中的特征不同。还要注意的是，在结构之间发生一些变化，例如，诸如栅极间隔体250的形状和带鳍沟道区230的形状。此外要注意的是，在图3中示出的沟道区230相对于衬底200不是原生的；然而在其它实施例中，沟道区(以及因此该沟道区的材料)相对于衬底200可以是原生的。此外，要注意的是，在图3的结构中采用的特定s/d配置是来自图2n的相同s/d配置。另外要注意的是，s/d区260是虚设无掺杂s/d区，之后利用通过低温非选择性沉积技术形成的掺杂s/d区对其进行替代，如先前描述的。

在一些实施例中，在图3中被指示为lg的栅电极284的长度(沿z轴方向的间隔体250之间的尺寸)可以是如根据本公开内容将显而易见的任何适当长度。例如，在一些实施例中，栅极长度可以在3-100nm的范围内(例如，3-10、3-20、3-30、3-50、5-10、5-20、5-30、5-50、5-100、10-20、10-30、10-50、10-100、20-30、20-50、20-100或50-100nm)或更大。在一些实施例中，栅极长度可以小于给定的阈值，诸如小于100、50、45、40、35、30、25、20、15、10、8或5nm，或小于如根据本公开内容将显而易见的任何其它适当阈值。在一些实施例中，当缩放到这样的低阈值(诸如低于50、低于40、低于30或低于20nm阈值以及更低阈值)时，所述技术使能维持期望的器件性能，如可以基于本公开内容理解的。例如，如在本文中各种描述的技术能够抑制短沟道效应，由此提高有效沟道长度(沿z轴方向的s/d区之间的尺寸)。此外，根据一些实施例，在本文中描述的技术可以允许栅极长度和有效沟道长度相同或近似相同。例如，在一些这样的实施例中，关于有效沟道长度和栅极长度的基本相同可以包括有效沟道长度与栅极长度的不同(例如，较短)在1-10nm以内(例如，在1、2、3、4、5、6、7、8、9或10nm以内)或者在1％-10％以内(例如，在1％、2％、3％、4％、5％、6％、7％、8％、9％或10％以内)。

示例系统

图4根据本公开内容的一些实施例示出了被实现具有使用在本文中公开的技术形成的集成电路结构和/或晶体管器件的计算系统1000。如可以看出的，计算系统1000包含母板1002。母板1002可以包括若干组件，其包括但不限于处理器1004和至少一个通信芯片1006，它们中中的每一者可以物理地和电力地耦合到母板1002，或者以其它方式集成于其中。如将认识到的，母板1002可以是(例如)任何印刷电路板，不管是主板、安装主板上的子板还是系统1000的唯一板等等。

取决于其应用，计算系统1000可以包括一个或多个其它组件，这些组件可以物理地和电力地耦合到母板1002，或者不这样耦合。这些其它组件可以包括但不限于易失性存储器(例如，dram)、非易失性存储器(例如，rom)、图形处理器、数字信号处理器、密码处理器、芯片组、天线、显示器、触摸屏显示器、触摸屏控制器、电池、音频编码译码器、视频编译码器、功率放大器、全球定位系统(gps)设备、罗盘、加速度计、陀螺仪、扬声器、照相机和大容量存储设备(诸如硬盘驱动器、压缩磁盘(cd)、数字通用盘(dvd)等)。在计算系统1000中包括的组件中的任何组件可以包括使用所公开的根据示例实施例的技术形成的一个或多个集成电路结构或器件。在一些实施例中，可以将多种功能集成到一个或多个芯片内(例如，要注意的是，通信芯片1006可以是处理器1004的部分或者集成于其中)。

通信芯片1006使能往返于计算系统1000的数据的传送的无线通信。术语“无线”以及其派生词可以用以描述能够通过使用调制电磁辐射穿过非固态介质来传送数据的电路、设备、系统、方法、技术、通信信道等。该术语并非暗示关联的设备不包含任何布线，但是在一些实施例中它们可能不包含。通信芯片1006可以实现多个无线标准或协议中的任何标准或协议，其包括但不限于wi-fi(ieee802.11系列)、wimax(ieee802.16系列)、ieee802.20、长期演进(lte)、ev-do、hspa+、hsdpa+、hsupa+、edge、gsm、gprs、cdma、tdma、dect、蓝牙、它们的衍生物以及被指定为3g、4g、5g和更高代的任何其它无线协议。计算系统1000可以包括多个通信芯片1006。例如，第一通信芯片1006可以专用于较短范围的无线通信，诸如wi-fi和蓝牙，以及第二通信芯片1006可以专用于较长范围的无线通信，诸如gps、edge、gprs、cdma、wimax、lte、ev-do以及其它。

计算系统1000的处理器1004包括封装于处理器1004内的集成电路管芯。在一些实施例中，处理器的集成电路管芯包括被实现具有使用所公开的如在本文中以各种描述的技术形成的一个或多个集成电路结构或器件的板载电路。术语“处理器”可以指的是对(例如)来自寄存器和/或存储器的电子数据进行处理以将该电子数据变换为可以存储在寄存器和/或存储器内的其它电子数据的任何设备或设备的部分。

通信芯片1006还可以包括封装在通信芯片1006内的集成电路管芯。根据一些这样的示例实施例，通信芯片的集成电路管芯包括使用所公开的如在本文中的各种描述的技术形成的一个或多个集成电路结构或器件。如根据本公开内容将认识到的，要注意的是，多标准无线能力可以直接集成到处理器1004内(例如，其中，任何芯片1006的功能都被集成到处理器1004内，而不是具有分别的通信芯片)。此外要注意的是，处理器1004可以是具有这样的无线能力的芯片组。简而言之，可以使用任何数量的处理器1004和/或通信芯片1006。类似地，任何一个芯片或芯片组都可以具有集成于其中的多种功能。

在各种实现方式中，计算系统1000可以是膝上型电脑、上网本、笔记本、智能电话、平板电脑、个人数字助理(pda)、超级可移动pc、移动电话、台式计算机、服务器、打印机、扫描仪、监视器、机顶盒、娱乐控制单元、数字照相机、便携式音乐播放器、数字视频记录仪或者处理数据或者采用使用公开的如本文中的各种描述的技术形成的一个或多个集成电路结构或器件的任何其它电子设备或系统。要注意的是，对计算系统的提及旨在包括计算设备、装置以及被配置用于计算和处理信息的其它结构。

进一步的示例实施例

下文的示例关于进一步的实施例，众多置换和配置将根据进一步的示例将是显而易见的。

示例1是一种集成电路(ic)，包括：根据原子百分比包括至少70％的锗的半导体主体；处于半导体主体上的栅极结构，所述栅极结构包括栅极电介质和栅电极；与栅极结构邻近的源极区和漏极区两者，使得栅极结构处于源极区和漏极区之间，源极区和漏极区中的至少一者包括n型杂质；与源极区和漏极区中的至少一者邻近的浅沟槽隔离(sti)区；处于所述源极区和所述漏极区中的至少一者上的接触结构；以及与源极区和漏极区中的至少一者以及接触结构不同并且位于源极区和漏极区中的至少一者与接触结构之间的一层单晶半导体材料，所述单晶半导体材料包括n型掺杂剂。

示例2包括示例1的主题，其中，该层单晶半导体材料的厚度在5纳米到100纳米的范围内。

示例3包括示例1或2的主题，还包括与接触结构的侧壁邻近的一层多晶半导体材料，所述多晶半导体材料包括n型杂质。

示例4包括示例1-3中的任何示例的主题，还包括处于接触结构与sti区的表面之间的一层多晶半导体材料，所述多晶半导体材料包括n型杂质。

示例5包括示例1-4中的任何示例的主题，其中，该层多晶半导体材料的厚度在5纳米到100纳米的范围内。

示例6包括示例1-5中的任何示例的主题，还包括与接触结构的侧壁邻近的一层非晶半导体材料，所述非晶半导体材料包括所述n型杂质。

示例7包括示例1-6中的任何示例的主题，还包括处于接触结构与sti区的表面之间的一层非晶半导体材料，所述非晶半导体材料包括n型杂质。

示例8包括示例1-7中的任何示例的主题，其中，该层非晶半导体材料的厚度在5纳米到100纳米的范围内。

示例9包括示例1-8中的任何示例的主题，其中，n型杂质为磷。

示例10包括示例1-9中的任何示例的主题，其中，n型杂质为砷。

示例11包括示例1-10中的任何示例的主题，其中，半导体主体还包括硅、铟、镓、砷、锑和氮中的至少一者。

示例12包括示例1-11中的任何示例的主题，其中，半导体主体的镓浓度是98原子百分比或更高。

示例13包括示例1-12中的任何示例的主题，其中，半导体主体还包括根据原子百分比多达2％的锡。

示例14包括示例1-13中的任何示例的主题，其中，除了所述n型杂质之外，源极区和漏极区在成分上与半导体主体不同，源极区和漏极区包括硅和锗中的至少一者。

示例15包括示例1-14中的任何示例的主题，其中，除了所述n型杂质之外，源极区和漏极区在成分上不同于半导体主体，源极区和漏极区还包括硅、铟、镓、砷、锑和氮中的至少一者。

示例16包括示例1-15中的任何示例的主题，其中，源极区和漏极区还包括根据原子百分比多达2％的锡。

示例17包括示例1-16中的任何示例的主题，其中，半导体主体处于鳍根上。

示例18包括示例1-17中的任何示例的主题，其中，源极区和漏极区中的至少一者处于所述鳍根上。

示例19包括示例1-18中的任何示例的主题，其中，鳍根是下层的半导体衬底的部分。

示例20包括示例1-19中的任何示例的主题，其中，衬底是硅并且半导体主体包括锗、镓、砷、铟、锑和氮中的至少一者。

示例21包括示例1-20中的任何示例的主题，其中，半导体主体包括一条或多条纳米线，并且纳米线根据原子百分比包括至少70％的锗。

示例22包括示例1-21中的任何示例的主题，其中，半导体主体包括一条或多条纳米带，并且纳米带根据原子百分比包括至少70％的锗。

示例23是包括示例1-22中的任何示例的ic的计算系统。

示例24是一种形成集成电路(ic)的方法，所述方法包括：形成根据原子百分比包括至少70％的锗的半导体主体；形成处于半导体主体上的栅极结构，所述栅极结构包括栅极电介质和栅电极；使用非选择性沉积工艺形成与栅极结构邻近的源极区和漏极区两者，使得栅极结构处于源极区与漏极区之间，源极区和漏极区中的至少一者包括n型杂质；形成与源极区和漏极区中的至少一者邻近的浅沟槽隔离(sti)区；以及形成处于所述源极区和所述漏极区中的至少一者上的接触结构，其中，所述非选择性沉积工艺创建与源极区和漏极区中的至少一者以及接触结构不同并且位于源极区和漏极区中的至少一者与接触结构之间的一层单晶半导体材料，所述单晶半导体材料包括n型掺杂剂。

示例25包括示例24的主题，其中，所述非选择性沉积工艺是以在450到600摄氏度的范围内的温度执行的。

示例26包括示例24或25的主题，其中，该层单晶半导体材料的厚度在5纳米到100纳米的范围内。

示例27包括示例24-26中的任何示例的主题，其中，所述非选择性沉积工艺创建与接触结构的侧壁邻近的一层多晶半导体材料，所述多晶半导体材料包括n型杂质。

示例28包括示例24-27中的任何示例的主题，其中，所述非选择性沉积工艺创建处于接触结构与sti区的表面之间的一层多晶半导体材料，所述多晶半导体材料包括n型杂质。

示例29包括示例24-28中的任何示例的主题，其中，该层多晶半导体材料的厚度在5纳米到100纳米的范围内。

示例30包括示例24-29中的任何示例的主题，其中，所述非选择性沉积工艺创建与接触结构的侧壁邻近的一层非晶半导体材料，所述非晶半导体材料包括n型杂质。

示例31包括示例24-30中的任何示例的主题，其中，所述非选择性沉积工艺创建处于接触结构与sti区的表面之间的一层非晶半导体材料，所述非晶半导体材料包括n型杂质。

示例32包括示例24-31中的任何示例的主题，其中，该层非晶半导体材料的厚度在5纳米到100纳米的范围内。

示例33包括示例24-32中的任何示例的主题，其中，n型杂质是磷。

示例34包括示例24-33中的任何示例的主题，其中，n型杂质是砷。

示例35包括示例24-34中的任何示例的主题，其中，半导体主体还包括硅、铟、镓、砷、锑和氮中的至少一者。

示例36包括示例24-35中的任何示例的主题，其中，半导体主体的镓浓度是98原子百分比或更高。

示例37包括示例24-36中的任何示例的主题，其中，半导体主体还包括根据原子百分比多达2％的锡。

示例38包括示例24-37中的任何示例的主题，其中，除了所述n型杂质之外，源极区和漏极区在成分上与半导体主体不同，源极区和漏极区包括硅和锗中的至少一者。

示例39包括示例24-38中的任何示例的主题，其中，除了所述n型杂质之外，源极区和漏极区在成分上不同于半导体主体，源极区和漏极区还包括硅、铟、镓、砷、锑和氮中的至少一者。

示例40包括示例24-39中的任何示例的主题，其中，源极区和漏极区还包括根据原子百分比多达2％的锡。

示例41包括示例24-40中的任何示例的主题，其中，半导体主体处于鳍根上。

示例42包括示例24-41中的任何示例的主题，其中，源极区和漏极区中的至少一者处于所述鳍根上。

示例43包括示例24-42中的任何示例的主题，其中，鳍根是下层的半导体衬底的部分。

示例44包括示例24-43中的任何示例的主题，其中，衬底是硅并且半导体主体包括锗、镓、砷、铟、锑和氮中的至少一者。

示例45包括示例24-44中的任何示例的主题，其中，半导体主体包括一条或多条纳米线，并且纳米线根据原子百分比包括至少70％的锗。

示例46包括示例24-45中的任何示例的主题，其中，半导体主体包括一条或多条纳米带，并且纳米带根据原子百分比包括至少70％的锗。

在本文中已经采用的术语和表达方式被用作描述的术语，而非限制的术语，以及在使用这样的术语和表达方式时无意排除所示出和描述的特征(或其部分)的任何等效物，以及要认识到的是，在权利要求的保护范围内各种修改是可能的。相应地，权利要求旨在覆盖全部这样的等效物。在本文中已经描述了各种特征、方面和实施例。这些特征、方面和实施例易于相互组合以及变化和修改，如可以根据本公开内容将认识到的。因此，应当认为本公开涵盖这样的组合、变化和修改。不旨在使本公开内容的保护范围受限于该具体实施方式，相反本公开内容的保护范围受限于所附权利要求。未来递交的要求本申请的优先权的申请可以以不同的方式要求保护对所公开的主题，以及通常可以包括如在本文中各种公开的或者以其它方式演示的一个或多个要素的任何集合。